1、可编程逻辑设计实验指导书2014.9目录实验一 利用原理图输入法设计简单组合电路实验二 简单时序电路的设计实验三 数控分频器的设计实验四 4位十进制频率计的设计实验五 交通灯控制电路的设计实验一 利用原理图输入法设计简单组合电路一、实验目的：熟悉 QuartusII软件界面, 学习简单组合电路的多层次化电路设计方法，掌握文本输入和原理图输入设计方法。掌握时序仿真测试及测试结果分析的方法。二、实验原理：三选一数据选择器可以由两个二选一数据选择器构成，原理图如图 1 所示。图 1 三选一数据选择器上图中，二选一数据选择器 MUX21A的功能如下：当 s=0时，y=a； 当 s=1时，y=b 。两个
2、 MUX21A 如上图连接后，实现三选一功能s1s0=00,outy=a1；s1s0=01,outy=a1；s1s0=10,outy=a2；s1s0=11,outy=a3。三、实验内容：1. 利用 Quartus完成 2 选 1 多路选择器 MUX21A的文本编辑输入，然后编译、仿真，检查程序设计正确无误后，生成一个元件待用。给出文本设计文件和仿真波形图。2. 利用原理图输入法，按照图 1 进行连线，完成三选一电路的设计。然后编译、仿真测试，结果正确后锁定管脚，下载到 FPGA 芯片中，进行硬件测试。给出原理图设计文件和仿真设计图。四、实验过程：1）打开 QuartusII界面，建立一个名为
3、MUX21A的工程。2）选择文本输入方式，打开编辑窗口，输入 MUX21A设计文本文件。3）选择目标芯片，完成排错、编译、综合。4）新建仿真文件，输入待测节点，对上述设计进行仿真。5）在 File菜单中选择 Create Symbol Files for Current File 项，创建一个设计的符号，该符号可被高层设计调用。6）选择原理图输入方式，打开原理图编辑窗口，按照图 1 所示输入电路，设计MUXK。7）选择相同目标芯片，完成排错、编译、综合。8）再建仿真文件，输入 MUXK的待测节点，对 MUXK进行仿真测试。QuartusII设计流程见教材第五章:QuartusII 应用向导。五
4、、回答问题： 如何在原理图中输入一个总线，并与其他总线连接？六、实验报告要求：1. 实验报告中要含有下列各项：1）实验目的2）实验原理3）实验内容，含设计程序或原理图4）每个设计的仿真测试波形及结果分析5）管脚锁定说明（若有该项）6）硬件测试情况说明及结果分析（若有该项）7）实验总结资源管理区工程工作区编译状态显示区信息显示窗实验二 简单时序电路的设计一、实验目的：熟悉 QuartusII VHDL文本设计流程全过程。学习时序电路的设计方法，学习电路仿真和硬件测试的全过程。二、实验原理时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的 90以上。触发器是时序电路的基本单元，本实验
5、中将涉及到边沿触发和电平触发两种电路结构，其中边沿触发是实际电路实现的主要方式。触发器对数据的锁存有两种方式：一类是响应时钟信号边沿的脉冲触发器，也是我们常说的触发器，另一类，在时钟信号为高（或低）电平的全部时间内，输出都响应输入，这类电路我们通常称为锁存器。电平触发的锁存器与边沿触发的触发器不同之处在于当触发端处于有效电平时，输出等于输入，输出随输入变化；触发端无效时输出保持不变。触发器有两种清零方式：同步当触发沿到来时，若清零信号有效，则实现清零；异步任何时候清零信号一旦有效，触发器马上清零，而不论触发沿是否到来。三、实验内容1） 设计一个上升沿触发的 D触发器输入：D输出：Q触发时钟：C
6、LK2） 设计异步清零 D触发器在 1）设计的 D触发器基础上，加入清零端 rst，实现异步清零方式。3） 设计一个高电平有效的锁存器输入：D输出：Q触发：EDCLKQDCLKQrstDEQ4）设计一个异步清零和同步时钟使能的 4位加法计数器本试验中所要设计的计数器，由 4 位带异步清零的加法计数器和一个 4 位锁存器组成。其中，rst 是异步清零信号，高电平有效；clk 是计数时钟，同时也是锁存信号；ENA 为计数器输出使能控制。当 ENA 为1时，加法计数器的输出值加载于锁存器的数据端， ；当 ENA 为0 时锁存器输出为高阻态。当计数器输出 “1111”时，进位信号 COUT 为“1”。
7、5） 在 QuartusII环境下对以上设计的电路模块进行编译，和时序仿真，记录时序波形，并分析数据6）实验内容 1、2、3 按照下列给定的管脚号进行管脚锁定，再编译综合后，下载到试验箱的 FPGA芯片中。并在实验箱上进行硬件测试。给出硬件测试结果。管脚锁定：旧试验箱 新试验箱 No.5信号管脚号 连接的器件 管脚号 连接的器件D 30 开关 1 233 键 1Rst 36 开关 3 240 键 8CLK 1（35） 时钟信号（开关 2） 153（234） CLK2（键 2）Q 29 LED12 1 LED17）实验内容 4按照下列给定的管脚号进行管脚锁定，再编译综合后，下载到试验箱的FPGA
8、芯片中。并在实验箱上进行硬件测试。给出硬件测试结果。 引脚锁定：旧试验箱 新试验箱 No.5信号管脚号 连接的器件 管脚号 连接的器件clk 43 Clk1 153 CLK2rst 35 开关 2 234 键 2ena 30 开关 1 233 键 1Outy(3) 29 LED12 1 LED1Outy(2) 28 LED11 2 LED24 位加法计数器 4 位锁存器rstclkENAOuty(1) 27 LED10 3 LED3Outy(0) 25 LED9 4 LED4cout 23 LED7 6 LED6四、回答问题1)在本次实验中你使用的 VHDL 描述方式是结构化描述还是行为级描述
9、？这两种方式描述的编译出来的仿真结果是否相同？2)请在试验报告中分析和比较 1）和 3）的仿真和实测结果，说明两者之间的异同点。3）如果需要设计带并行预置初始值的计数器，用 VHDL应如何描述？五、实验报告要求：见实验 1实验四 七段数码显示译码器设计一、实验目的：学习 7段数码显示译码器设计，学习 VHDL的多层次设计方法。二、实验原理：七段数码管由 8个（a,b,c,d,e,f,g,dp）按照一定位置排列的发光二极管构成，通常采取共阴极或者共阳极的设计，将 8个二极管的同一极接在一起，通过分别控制另外的 8个电极的电平，使二极管导通（发光）或截止（不发光） 。七段数码显示译码器的功能就是根
10、据需要显示的字符，输出能够控制七段数码管显示出该字符的编码。三、实验内容 ：1） 用 VHDL设计 7段数码管显示译码电路，并在 VHDL描述的测试平台下对译码器进行功能仿真，给出仿真的波形。2） 数码管显示电路设计利用以上设计的译码器模块，设计一个 8位的显示电路。利用时分复用的方式快速轮流点亮 8个数码管，在视觉上形成 8个数码管同时显示的效果（尽管实际上同一时间只有一个数码管被点亮） 。要实现以上功能，就必须按照一定时钟节拍，轮流使译码器输出所需要字符的编码；同时控制数码管的公共电极电平，轮流点亮数码管。备注：在新试验箱中可酌情减少位数实现，新试验箱中管脚查阅教材中附录。3） 用 Qua
11、rtusII对 2）中的设计进行编译、综合、仿真，给出其所有信号的仿真波形和时序分析数据。4） 通过 QuartusII集成环境，将设计下载到实验电路上进行硬件测试。管脚锁定： 旧试验箱 新试验箱 No.2信号管脚号 连接的器件 管脚号 连接的器件clk 43 Clk1 153 CLK2rst 35 开关 2 234 键 2ena 30 开关 1 233 键 1A(6) 11 SEG g 167 SEG gA(5) 10 SEG f 166 SEG fA(4) 9 SEG e 165 SEG eA(3) 8 SEG d 164 SEG dA(2) 7 SEG c 163 SEG cA(1) 6
12、 SEG b 162 SEG bA(0) 5 SEG a 161 SEG aS(2) 80S(1) 79S(0) 78三- 八译码器的控制输入端四、思考题：尝试将 74ls138的功能也用 VHDL来实现，将所有逻辑功能都集成到 FPGA里面。五、实验报告要求：见实验 1实验五 数控分频器的设计一、实验目的：学习数控分频器的设计和测试方法。二、实验原理：数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。该电路可以用具有并行预置功能的加法计数器实现，方法是对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当
13、计数器的状态全为 1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数。电路输出波形图：三、实验内容 ：1）根据实验原理画出电路框图，并计算在不同预置数时输出信号的频率与时钟频率的比值。2）编写实现数控分频器的 VHDL程序。要求输出信号的占空比尽量为 50。提示：可以将计数器溢出信号输出给一个翻转触发器，溢出信号的边沿作为触发器的触发信号，触发器的输出就是分频器的输出（注意计数器初始计数值与输出频率之间的关系） 。3）用 QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据。4）通过 QuartusII集成环境，将
14、设计下载到实验电路上进行硬件测试。输入不同的 clk信号和不同的输入控制信号，测试输出波形。管脚锁定：旧试验箱 新试验箱 No.5信号管脚号 连接的器件 管脚号 连接的器件clk 43 Clk1 28 CLK0D(3) 30 SW1 233 SW1D(2) 35 SW2 234 SW2D(1) 36 SW3 235 SW3D(0) 37 SW4 236 SW4Fout 29 LED12 12 LED8四、思考题：如果需要进行奇数分频（如 3分频） ，能否够保持输出波形的占空比为 50？如果不能，如何使占空比尽量接近 50；如果可以，应如何做？五、实验报告要求：见实验 1实验六 4 位十进制频率
15、计的设计一、实验目的：设计一个 4位十进制频率计，学习复杂数字系统的设计方法。二、实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为 1秒的脉冲计数允许信号，1 秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。三、试验内容：1、根据频率计的工作原理，将电路划分成控制器、计数器（含锁存）和 LED显示几个模块，控制器产生 1秒脉宽的计数允许信号、锁存信号和计数器清零信号计数器对输入信号的脉冲数进行累计并锁存。LED显示将频率值显示在数码管上2、用元件例化语句写出频率计的顶层文件。3、用 VHDL硬件描述语言进行模块电路的设计。本实
16、验中不少模块在之前的实验中已经有所涉及，只需要对以前的设计做部分修改即可用于这次实验。提示：十进制计数器输出的应是 4位十进制数的 BCD码，因此输出一共是 44bit。4、用 QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据（不包括数码管显示部分） 。5、通过 QuartusII集成环境，将设计下载到实验电路上进行硬件测试。管脚锁定：旧试验箱 新试验箱 NO.5信号管脚号 连接的器件 管脚号 连接的器件Clk1 43 Clk1(1HZ) 153 CLK2(1Hz)fx 1 Clk5 28 Clk0A(7) 81 SEG dpA(6) 11 SEG gA(5) 10 S
17、EG fA(4) 9 SEG eA(3) 8 SEG dA(2) 7 SEG cA(1) 6 SEG bA(0) 5 SEG aS(2) 80S(1) 79S(0) 78三- 八译码器的控制输入端新试验箱中其他管脚：计数数据输出：个位：对应数码管 1DOUT0：PIN_13DOUT1：PIN_14 DOUT2：PIN_15DOUT3：PIN_16 十位：对应数码管 2DOUT4：PIN_17 DOUT5：PIN_18 DOUT6：PIN_19 DOUT7：PIN_20 百位：对应数码管 3DOUT8： PIN_21 DOUT9：PIN_41 DOUT10：PIN_128 DOUT11：PIN_
18、132 千位：对应数码管 4DOUT12：PIN_133 DOUT13：PIN_134 DOUT14：PIN_135 DOUT15：PIN_136 进位输出：对应 LED1PIN_1 -to CCOUT备注：PIN_28 待测时钟，接实验箱上的 CLK0PIN_153 1HZ 的测试时钟，接实验箱上的 CLK2，短路帽接 1HZ四、思考题：本实验中的控制器部分可以用以前实验中的哪个电路来实现，其输出的 rst和 ena信号是否可以合并为一个信号？五、实验报告要求：见实验 1实验七 交通灯控制电路的设计一、实验目的：进一步学习复杂数字电路的设计方法，提高利用硬件描述语言进行电路设计的技巧和熟练程
19、度。二、实验要求及原理：1、 满足图 1 顺序工作流程。图中设南北方向的红、黄、绿灯分别为NSR、NSY、NSG，东西方向的红、黄、绿灯分别为 EWR、EWY 、EWG。它们的工作方式有些必须是并行进行的，即南北方向绿灯亮，东西方向红灯亮；南北方向黄灯亮，东西方向红灯亮；南北方向红灯亮，东西方向绿灯亮；南北方向红灯亮，东西方向黄红灯亮。图 1 交通灯顺序工作流程图2、 应满足两个方向的工作时序：即东西方向亮红灯时间应等于南北方向亮黄、绿灯时间之和，南北方向亮红灯时间应等于东西方向亮黄、绿灯时间之和。时序流程图 2 所示。图 2 中，假设每个单位时间为 3 秒，则南北、东西方向绿、黄、红灯亮时间
20、分别 15 秒、3 秒、18 秒，一次循环为 36 秒。其中红灯亮的时间为绿灯、黄灯亮的时间之和。南北方向绿灯亮，东西方向红灯亮(5t)南北方向黄灯亮，东西方向红灯亮(1t)南北方向红灯亮，东西方向绿灯亮(5t)南北方向红灯亮，东西方向黄灯亮(1t)1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6NSGNSYNSREWREWGEWYt5t 6tt图 2 交通灯时序工作流程图3、 十字路口要有数字显示，作为时间提示，以便人们更直观地把握时间。具体为：当某方向红灯亮时，置显示器为某值，然后以每秒减 1 计数方式方式工作，直至减到数为“0”，十字路口红、绿灯交换，一次工作
21、循环结束，进入下一步某方向地工作循环。例如：当南北方向从黄灯转换成红灯时，置南北方向数字显示为 24，并使数显计数器开始减“1”计数，当减到“0” ，时，此时红灯灭，而南北方向的绿灯亮；同时，东西方向的红灯亮，并置东西方向的数显为 24。三、实验内容1、根据实验要求及原理 1、2 画出交通指示灯控制电路原理框图。提示：两个方向的控制电路可以共用一个 24 进制计数器实现。2、用 VHDL硬件描述语言层次化设计方法进行顶层文件和各模块电路的设计。3、用 QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据（不包括数码显示部分） 。4、通过 QuartusII集成环境，将设计下
22、载到实验电路上进行硬件测试。管脚锁定：旧试验箱 新试验箱 NO.5信号管脚号 连接的器件 管脚号 连接的器件Clk1 43 Clk1(1HZ) 153 CLK2(1Hz)start 30 SW1 233 SW1NSG 29 LED12 12 LED8NSY 28 LED11 8 LED7NSR 27 LED10 7 LED6EWG 18 LED3 3 LED3EWY 17 LED2 2 LED2EWR 16 LED1 1 LED1数字显示所需管脚参考实验六。5、画出完整的交通灯控制电路原理框图（含数码显示部分） 。6、修改上述内容 2 的设计，增加数码显示部分。注意：两方向的计数要求分别显示在
23、数码管 1、2 和数码管 7、8 上。7、用 QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据。8、再次将设计下载到实验电路上进行硬件测试。四、思考题：1、控制电路除用有限状态机实现外，还可以采用什么方法实现？2、如果增加夜间显示（即全部黄灯闪烁） ，电路该怎样设计？五、实验报告要求：见实验 1常用管脚：新试验箱（GW48 系列 SOPC/EDA实验开发系统，选用器件 Cyclone系列 EP1C6Q240C8N Pin240， 选择模式 5）开关 引脚键 1 233键 2 234键 3 235键 4 236键 5 237键 6 238键 7 239键 8 240LED
24、 引脚LED1 1LED2 2LED3 3LED4 4LED5 6LED6 7LED7 8LED8 12CLK 引脚CLOCK0 28CLOCK2 153CLOCK5 152CLOCK9 29其他见教材。旧试验箱（EDA-IV 型实验箱 选用器件 FLEX10K系列 EPF10K10 Pin84） 开关 引脚SW1 30SW2 35SW3 36SW4 37SW5 38SW6 39SW7 47SW8 42LED 引脚LED1 16LED2 17LED3 18LED4 19LED5 21LED6 22LED7 23LED8 24LED9 25LED10 27LED11 28LED12 29CLK 引脚CLK1 43CLK2 44CLK3 84CLK4 2CLK5 1
