1、EDA 半解模拟集成电路 CAD：特点：电路种类繁多、性能参数不确定等结论：目前主要仿真验证。数字系统自动化设计： EDA特点：基本单元：逻辑门；性能电平明确；结论：可大规模集成自动化设计。目标：在一个 IC 上集成整个系统所需要的数字部分。如：CPLD/FPGA, SOPC:逻辑门+CPU+RAM 等。EDA 是电子设计自动化（Electronic Design Automation）的缩写EDA 的核心是指设计者利用计算机等硬件及相关应用软件完成电子系统设计等任务EDA 特点：以复杂电路设计可编程器件设计为代表；FPGA/CPLD 器件取代部分 ASIC 器件；使用硬件描述语言 HDL 进
2、行设计； EDA 技术的终极目标是完成 ASIC （专用集成电路）的设计和实现；系统设计者或者线路板设计者 成为 芯片设计者。可编程逻辑器件 PLD（Programmable Logic Device）应用最广泛的当属：CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件） ；FPGA（Field Programmable Gate Array，现场可编程门阵列）：半定制设计（FPGA）- 设计成本低、周期短、设计复杂；适合于小批量 ASIC 产品。现代电子产品与传统电子产品在设计上的显著区别：一、大量使用大规模可编程逻辑器件：以提高产品性能；缩小产
3、品体积；降低产品消耗；二、广泛运用现代计算机技术：以提高电子设计自动化程度；缩短开发周期；提高产品的竞争力。狭义的 EDA 概念：以大规模可编程逻辑器件 PLD 为设计载体；以硬件描述语言 HDL 为系统逻辑描述的主要表达方式；以计算机、大规模可编程器件的开发软件及实验开发系统为设计工具；通过有关的开发软件，自动完成用软件方式描述的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、布局布线、逻辑仿真；直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作；最终形成集成电子系统或专用集成芯片的一门多学科融合新技术。常用的 HDL（硬件描述语言）有：VHDL（Very-Hig
4、h-Speed Integrated Circuit Hardware Description Language）和 Verilog HDL。FPGA 的编程配置模式：JTAG 模式；PS 模式： Passive Serial Mode 被动串行；AS 模式：Active Serial Mode 主动串行。EDA 的 FPGA/CPLD 设计流程：1、设计输入(原理图HDL 文本编辑) 2、综合 3、适配 4、时序仿真与功能仿真 5、编程下载 6、硬件测试。ASIC（Application Specific Integrated Circuit)即专用集成电路。是指专门为某一应用领域或为专门用
5、户需要而设计、制造的 LSI 或 VLSI 电路，它可以将某些专用电路或电子系统设计在一个芯片上，构成单片集成系统。相对于传统的通用器件设计方法，ASIC 被称为用户专用集成电路（Customer Speclific IC)。ASIC 代表了当前集成电路设计的主要形式。ASIC 的设计方法：系统规格说明系 统 划 分逻辑设计与综合综合后仿真版 图 设 计 版 图 验 证参数提取与后仿真 制版、流片芯 片 测 试全定制 ASIC：基于晶体管级的设计方法。优点：最佳的设计结果。缺点：设计周期长、成本高。半定制 ASIC：约束性的设计方法。主要类型：门阵列、标准单元、PLD。在基于 FPGA/CPL
6、D 的 EDA 设计流程中所涉及的 EDA 工具，及其在整个流程中的作用：设计输入编辑器、HDL 综合器 、仿真器 、适配器、下载器。FPGA（FieldProgrammable Gate Array）现场可编程门阵列，它是在 PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。有三类连线资源：单线，双线，长线。PLD: 从编程工艺上划分:1熔丝(Fuse)型器件 2反熔丝(Anti-fuse)型器件 3EPROM 型。称为紫外线擦除电可编程逻辑器件 4
7、EEPROM 型 5SRAM 型 6Flash 型 。一阶有源滤波器：简单二阶低通有源滤波器：通带截止频率：二阶压控型低通滤波器：品质因数：10RAfVFCf/2称 特 征 频 率 ，)/(1RCn1fpRAvCfff 237.0.27530ppp)0(31vvvQAAQfHz401.260RCf对称条件:二阶反相型低通有源滤波器:PROTEL99SE 软件使用原理图的绘制:原理图包括：元件标志（Symbol） 、导线、电源、输入输出端口原理图输入步骤：1、查找所需原理图库文件并加载；2、绘制所需元件；3、绘制原理图；4、注释原理图。网络报表是电路原理图设计和印制板设计之间的桥梁和纽带。网络报
8、表包含原理图中的元件封装信息。此外，由已经设计好的 PCB 文件中可以提取网络报表。PCB 设计：PCB 包括：元件封装、导线、电源插座、输入输出端口、安装孔PCB 设计步骤：1、设置 PCB 模板；2、检查网络报表，并导入；3、对所有元件进行布局；4、按照元件的电气连接进行布线；5、敷铜，放置安装孔；6、对整个 PCB 检错；7、导出 PCB 文件，准备制作。Protel 是 Protel Technology 公司开发的功能强大的电路 CAD 系列软件，基本上可以分为 5个组件：原理图设计组件、PCB 设计组件、自动布线组件、可编程逻辑器件组件、电路仿真组件。Protel 文件类型：.dd
9、b 设计数据库文件.lib 元件库文件 .sch 原理图文件.pcb 印制电路板文件。电路板设计基本流程：电路原理图设计产生网络表印刷电路板 PCB 设计报表输出。元件布局原则：功能模块化、元件就近。封装和序号是元件的关键属性，必须设置；并且序号在整个工程中是唯一的，不能重复。原理图三要素：电源、负载、电气连接关系。复原与取消只能在所有改动没有存盘的条件下进行。接点表电气连接交叉无电气连接， ，而圆点代表电气连接，网络标号也表电气连接。网络标号和导线连接异同点：一个网络标号表示一个电气结点，相同的网络标号引脚上就建立了电气连接关系。网络标号作用和导线的作用一样，表示电气连接，导线表达形式更直观
10、但布线繁多易发生短路或连线错误；网络标号可代替两个元件的连线，净化图面。总线是电路中一组具有相关性的信号线，不具有实际的电气连接意义。 2/f1 RRf2102RCf1fpAv2f1f21)(CQ提取元件按 Tab 键修改属性后再单击放置自动编号前应先将原理图中的所有元件编号重置为？网络表是 sch 和 pcb 的接口。使用同步器生成 PCB。 一般操作是在 sch 画好部分电路后进行一次 PCB 更新，这样当 sch 画好后，PCB 也基本完成。在原理图编辑过程中，由于下列原因之一，可能需要修改已有元件的电气图形符号或创建新元件的电气图形符号：(1) 在 Protel99 元件电气图形符号库
11、文件中找不到所需元件的电气图形符号。 (2) 元件图形符号不符合要求，例如分立元件电气图形库 Miscellaneous.lib 中二极管、三极管的电气图形符号与 GB 472885 标准不一致。(3) 元件电气图形符号库内引脚编号与 PCB 封装库内元件引脚编号不一致。(4) 元件电气图形符号尺寸偏大，如引脚太长，占用图纸面积多，不利于绘制元件数目多的原理图。在 Protel99 中修改、创建元件电气图形符号非常容易、 方便，在元件电气图形符号编辑器 SchLib 窗口内，通过“画图”工具即可绘制出元件电气图形符号的外形，添加引脚后即可获得元件的电气图形符号。既可以在原有元件库内增加新元件的
12、电气图形符号，也可以创建新元件库。画图工具没有电气特性。对于连续放置的同一类元器件、网络标号、引脚等，选择放置第一个时，按下 Tab 键，对其属性进行修改并放置后，连续放置后面的同类部件时，属性同上并会自动为后面的部件标识加 1。带有上划线的引脚名称输入方法：每输入一个字母后，紧随一个电气结点表示芯片的引脚与外导线发生电气连接，故一定要在引脚外端点1.印刷电路板结构分类 单面板、双面板、多层板2. 元件封装分类 针脚式、贴片式4.导线与预拉线(飞线) 飞线指示导线的实际布置，导线实现飞线的意图。 6.过孔形式 穿透式过孔、半盲孔、盲孔。1mil=0.0254mm焊盘外直径的尺寸取为内孔直径的
13、2 倍，而内孔直径要稍大于引脚尺寸2.54mm 是 DIP 封装管脚之间的标准间距创建元件首先要用精密测量工具确定实际元件的尺寸或查看元件的 Datasheet。注意：焊盘的名称要和 sch 管脚名称对应，焊盘间距必须与元件管脚的实际间距相符。注意：元件封装的起始位置必须定位成绝对中心，否则无法正常调用。元件封装遗漏原因：1.在 PCB 编辑器中没有添加含有所需封装元件的元件库。2.在电路图中没有指定封装形式。3.在已有的 PCB 元件库中，找不到所需的封装。引脚遗漏原因：原理图元件与指定的封装二者之间的引脚编号存在差异。手工布局的基本原则 ：A. 遵循先难后易、先大后小的原则。 B. 布局可
14、以参考硬件工程师提供的原理图和大致的布局，根据信号流向规律放置主要原器件。 C. 总的连线尽可能的短，关键信号线最短。 D. 强信号与弱信号、模拟信号与数字信号要完全分开。 E. 高频元件间隔要充分。 F. 发热元件应有足够的空间以利于散热，热敏元件应远离发热元件。G. 集成电路的去耦电容应尽量靠近芯片的电源脚，高频最靠近为原则。使之与电源和地之间形成回路最短。旁路电容应均匀分布在集成电路周围。 H. 元件布局时候，使用同一种电源的元件应考虑尽量放在一起，以便于将来的电源分割。I. 双列直插元件相互的距离要大于 2 毫米，阻容等贴片小元件元件相互距离大于 0.7 毫米。J.所有字符不可以上盘，
15、要保证装配以后还可以清晰看到字符信息。所有字符在 X 或 Y 方向上应一致。字符、丝引大小要统一。K.按照均匀分布、重心平衡、版面美观的标准来优化布局。1.布线优先次序 A. 先信号后电源原则：先将数据信号线布通，后布电源线，最后地线。 B. 核心优先原则：例如 CPU、RAM 等核心部分应优先布线，类似信号传输线应提供专层、电源、地回路。其他次要信号要顾全整体，不可以和关键信号想抵触。 C. 关键信号线优先：电源、模拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线。 2.走线方向控制规则相邻层的走线方向成正交结构，避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；同层数
16、据线、电源线、地线走向一致，在布线工作最后，用地线将电路板的底层没有走线的地方铺满，以增强抗干扰能力。3.走线长度控制规则即短线规则，在设计时应该尽量让布线长度尽量短，以减少走线长度带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。4. 倒角规则 PCB 设计中应避免产生锐角和直角，产生不必要的辐射，同时工艺性能也不好。所有线与线的夹角应135。5.地线回路规则环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。6.窜扰控制窜扰（CrossTalk）是指 PCB 上不同网络之间因较长的平行布
17、线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。7.屏蔽保护对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离。 8. 混合信号分区规则将 PCB 分区为独立的模拟部分和数字部分，对于输入输出的模拟信号，与单片机之间最好通过光耦进行隔离。9.导线尽量粗地线很细，则地线电阻会较大，造成接地电位随电流的变化而变化，致使信号电平不稳定、电路抗干扰能力下降。在布线空间允许的情况下，保证主要地线的宽度在 23mm 以上，元件引脚上地线在 1.5mm 左右。数据线应尽可能的宽，至少不小于 0.3mm，如果采用0.5mm 则更理想。10.尽量减
18、少过孔数 一个过孔会带来 10pF 的电容效应，对于高频电路，将会引入太多的干扰，故布线时应尽可能的减少过孔的数量。11.接地点的选择当电路板上的信号频率高于 10MHz 时，由于布线的电感效应明显，地线阻抗变得很大，应采用多点接地，尽量降低地线阻抗。12.预防噪音的方法：每个电路板连接一个 100uF 的电解电容，小板只需接 10uFCPU 和存储块与一个 1uF+0.1uF 的薄瓷电容连接每个 IC 连接一个 0.01uF+1000pF 的片状薄瓷电容连接，尽可能接近电源支持的引脚。13.散热问题稳压块、功率管等发热元件上配加散热片，以避免稳压块长时间工作在重负载下，造成过高的温升。禁止布
19、线层表示 PCB 的外边框，决定 PCB 板的外形尺寸补泪滴的作用是提高 PCB 的抗拉伸强度。EDA 的概念：EDA （电子设计自动化：ELECTRONICS DESIGN AUTOMATION）就是以计算机为工作平台，以 EDA 软件为开发环境，以硬件描述语言为设计语言，以电子系统设计为应用方向的电子产品自动化设计过程。一次性编程器件：采用一次性编程的熔丝(速度较高，功耗大，占用面积大) 或反熔丝(占用面积小，有利于提高集成密度)元件的可编程器件；集成密度高，工作频率和可靠性高、抗干扰性强。只能一次编程，不适宜系统的研制、开发和实验阶段使用。可多次编程器件：可多次修改设计，适于系统样机研制
20、。分为 3 种：采用紫外线擦除、电可编程元件可编程器件； 采用电擦除、电可编程元件的可编程器件；基于静态存储器 SRAM 结构的编程器件。FPGA 由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接起来实现不同的设计。具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。目前大部分 FPGA 使用基于 SRAM 的查找表逻辑形式，编程速度快、价格相对低、不需要专门的编程设备。基于反熔丝编程工艺的 FPGA 抗干扰、低功耗、高可靠性、高保密性，也具有一定的市场。按逻辑功能块的大小分类：细粒度 FPGA：优点：逻辑块小、资源利用率高。缺点：实现复杂逻辑需要大量的连线和开关，速度慢。
21、粗粒度 FPGA：优点：逻辑块大、功能强、性能好。细粒度 FPGA 将会成为未来的 FPGA 发展趋势：原因一：集成电路工艺发展、FPGA 器件集成度不断提高，原因二：更接近于门阵列结构。分段互连型 FPGA：芯片中有不同长度的多种金属线，通过开关矩阵或反熔丝编程连接。走线灵活，具有“可编程”功能。走线延时与具体的布局布线有关，在设计完成前无法预测，时延性质复杂。连续互连型 FPGA：利用相同长度的金属线来实现逻辑功能块之间的互连。布线延时是固定的，因而可以预测。连线相对固定。CPLD 是由 GAL 发展起来的 ,其主体结构仍是与或阵列 ,自从 90 年代初 Lattice 公司高性能的具有在
22、系统可编程 ISP(In System Programmable)功能的 CPLD 以来,CPLD 发展迅速。具有 ISP 功能的 CPLD 器件由于具有同 FPGA 器件相似的集成度和易用性,在速度上还有一定的优势。复杂可编程逻辑器件的优点：1. 成本低 2.周期短：3. 集成度高：5. 保密性好 6. 编程性能好 7. 通用性强 8. 灵活性大复杂可编程逻辑器件内部结构主要分为三个部分：可构造逻辑模块 CLB(Configurable Logic Block)；可构造 I/O 模块 IOB(Input/Output Block)；内连资源 IR(Interconnect Resource)
23、1从 CLB 上分类为：查找表型、多路开关型、乘积项型2 从 IR 上分类为：分段式、连续式3. 从编程特性上分类为：在系统可编程 ISP(In-system Programmablity)在线可重配置 ICR(In-circuit Reconfigurability)其设计流程为：设计输入设计实现设计验证。FPGA 可以达到比 CPLD 更高的集成度,在编程上 FPGA 比 CPLD 具有更大的灵活性，CPLD 功耗要比 FPGA 大,且集成度越高越明显。 CPLD 比 FPGA 有较高的速度和较大的时间可预测性,产品可以给出引腿到引腿的最大延迟时间。FPGA 大部分是基于 SRAM 编程,
24、其缺点是编程数据信息在系统断电时丢失,使用方便性 PLD 比 FPGA 要好。VHDL 硬件描述语言：使用库和程序包的一般定义表式是：LIBRARY ;USE ALL ;LIBRARY WORK ;LIBRARY STD ;LIBRARY ieee ;USE ieee.std_logic_1164.ALL ;USE ieee.std_logic_arith.ALL ;1. 实体：ENTITY e_name IS PORT ( p_name : port_m data_type;.p_namei : port_mi data_type );END e_name; 2. 实体名3. 端口语句和端口
25、信号名 端口模式 ：IN 输入端口，定义的通道为单向只读模式 ；OUT 输出端口，定义的通道为单向输出模式；INOUT 定义的通道确定为输入输出双向端口；BUFFER 缓冲端口，其功能与 INOUT 类似。4. 数据类型 常用：std_logicstd_logic_vectorSTD_LOGIC 数据可包含如下 9 种不同取值：“0”正常 0 ， “1”正常 1 ，“Z”高阻 “_”不可能情况“L”弱信号 0 “H”弱信号 1“U”未初始化值 “X ”未知值 “W”弱未知信号值结构体 ARCHITECTURE结构体作为实体的一部分，用于描述设计实体的逻辑行为，使用时间结构等。基本语句结构如下：
26、ARCHITECTURE 结构体名 OF 实体名 IS说明语句;BEGIN功能描述语句;END ARCHITECTURE 结构体名;配置语句的格式如下：Configuration 配置名 of 实体名 ISfor 选配结构体名end for；end 配置名 ；VHDL 语言要素及规则：数据对象一、常数 CONSTANT定义一个常数主要是为了使设计实体中的某些量易于阅读和修改。常数说明就是对某一常数名赋予一个固定的值。通常在程序开始前进行赋值，该值的数据类型在说明语句中说明。说明格式如下：CONSTANT 常数名：数据类型 := 表达式；CONSTANT a：integer :=11；CONST
27、ANT a：std_logic_vector := “1011”；实体中说明（port 后） 、结构体中说明（begin 前） 、进程中说明（ begin 前） ，有效范围不同二、信号 SIGNAL信号是电子电路内部硬件连接的抽象。它可以作为设计实体中的并行语句模块间交流信息的通道。信号及其相关的延时语句明显地体现了硬件系统的特征。信号定义语句的格式为：SIGNAL 信号名：数据类型：= 初值；SIGNAL a：bit：= 0；注意：使用范围为实体、结构体，同一信号只能一次赋值，赋值生效是在进程之后。赋值符号=三、变量 VARIABLE变量只能在进程和子程序中用，是一个局部量，不能将信息带出对
28、它做出定义的当前设计单元。与信号不同，变量的赋值是理想化数据传输，其赋值是立即生效的，不存在任何的延时行为。赋值符号 ：=变量定义语句的格式为：VARIABLE 变量名：数据类型： = 初值；例子：P66-3.2.1+ P67-3.2.2数据类型一、预定义数据类型1、std 库标准程序包 standard 中的数据类型1）布尔量（boolean）布尔量具有两种状态：false 和 true 常用于逻辑函数，如相等（=） 、比较（) of std_logic; 赋值的原则：相同位宽，相同数据类型。二、数据类型转换在 VHDL 中，不同类型的数据不能直接进行算术或逻辑运算。因此有必要进行数据类型转
29、换操作。 在 ieee 库的包集 std_logic_arith 中提供了许多数据类型转换函数，如下所示：conv_integer(p)：将数据类型为 INTEGER，UNSIGNED，SIGNED ，STD_ULOGIC 或STD_LOGIC 的操作数 p 转换成的 INTEGER 类型。注意，这里不包含STD_LOGIC_VECTOR。conv_unsigned(p，b)：将数据类型为 INTEGER，UNSIGNED，SIGNED 或 STD_ULOGIC的操作数转换成位宽为 b 的 UNSIGNED 类型的数据。conv_signed(p，b)：将数据类型为 INTEGER，UNSIG
30、NED，.SIGNED 或 STD_ULOGIC 的操作数 p 转换成位宽为 b 的 SIGNED 类型的操作数。conv_std_logic_vector(p，b)：将数据类型为 INTEGER，UNSIGNED，SIGNED 或SID_LOGIC 的操作数 p 转换成位宽为 b 的 STD_LOGIC_VECTOR 类型的操作数。三、用户定义的数据类型1）枚举类型 语句格式如下：TYPE 数据类型名 IS 数据类型定义；3）数组类型 语句格式如下：TYPE 类型名称 IS ARRAY 整数范围 OF 数据类型；属性一、信号类型属性1、信号event:函数的返回值为“true“或“false
31、 气如果在当前的一个相当小的时间间隔内有信号事件发生,返回值为“true“;如果在当前的一个相当小的时间间隔内没有信号事件发生,则返回值为“false“。2、信号last_value:函数将返回一个值,即用来返回该信号在最近一个事件发生以前的值。二、数值类、范围类和数组属性数值类属性： dataleft: 返回值为 4 dataright: 返回值为 0 datahigh: 返回值为 4 datalow: 返回值为 0数组属性：datalength:返回值为 5范围类属性：datarange：返回值为 4 DOWNTO 0datareverse_range:返回值为 0 TO 4信号赋值语句一
32、、一般信号赋值语句 一般形式为： 信号名 连接实体端口名，) ； 子程序调用语句子程序是一个 VHDL 程序模块，由顺序语句构成，用于完成重复性的计算工作，子程序有两种类型，即过程（Procedure）和函数（Function） 。子程序的使用方法只能通过子程序调用及与子程序的界面端口进行通信。每调用一次子程序都意味着增加了一个硬件电路模块，因此，在实际使用时，要密切关注和严格控制子程序的调用次数。1.过程的调用 语句书写格式如下：过程名( 形参名 =实参表达式， 形参名=实参表达式)；2.函数的调用 函数调用与过程调用的方法相似：函数名（参量表）3.块语句Block 语句是结构体中积木化设计
33、语言，适用于复杂项目设计。 书写格式如下：块标号：BLOCK( 保护表达式 )PORT(端口表 )；快说明语句； BEGIN并行语句；END BLOCK 块标号；赋值语句 变量赋值语句 格式为： 变量名：=表达式；条件语句 一、完整的 IF 语句 格式如下：IF 条件 1 THEN 顺序语句 1； ELSIF 条件 2 THEN 顺序语句 2；ELSIF 条件 n THEN 顺序语句 n;ELSE 顺序语句 n+1;END IF;二、不完整的 IF 语句 格式如下：IF 条件 1 THEN 顺序语句 1； ELSIF 条件 2 THEN 顺序语句 2；ELSIF 条件 n THEN 顺序语句
34、n；END IF;CASE 语句 格式如下： CASE 条件表达式 ISWHEN 条件表达式的值 = 顺序语句;WHEN OTHERS = 顺序语句； END CASE;循环语句一、简单的 LOOP 语句语句格式如下：循环标号：LOOP顺序语句；EXIT 循环标号 WHEN 条件;END LOOP 循环标号;二、循环变量 LOOP 语句语句格式如下：循环标号 ：FOR 循环变量 IN 循环次数范围 LOOP顺序语句；END LOOP 循环标号 ；三、循环条件 LOOP 语句循环标号 ：WHILE 循环条件 LOOP顺序语句； END LOOP 循环标号 ；一、各类门电路（布尔方程）U 盘/FP
35、GA/gate LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_arith.ALL;ENTITY gate ISPORT(a2,a1,a0:IN std_logic;y:OUT std_logic);END gate;ARCHITECTURE g OF gate ISBEGINy=(a1 AND a0) OR a2;END g;二、编码器和译码器一般信号赋值语句(布尔方程) U 盘/FPGA/gate2_4LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic
36、_arith.ALL;ENTITY gate2_4 ISPORT(a1,a0:IN std_logic;y0,y1,y2,y3:OUT std_logic);END gate2_4;ARCHITECTURE g OF gate2_4 ISBEGINy0=NOT a1 AND NOT a0;y1=NOT a1 AND a0;y2=a1 AND NOT a0;y3=a1 AND a0;END g;二、编码器和译码器(选择信号赋值语句)U 盘/FPGA/gate3_8bLIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY gate3_8b ISPORT (a
37、:IN std_logic_vector(2 DOWNTO 0);y:OUT std_logic_vector(7 DOWNTO 0);END gate3_8b;ARCHITECTURE m1 OF gate3_8b ISBEGINWITH a SELECTy=“11111110“WHEN“000“,“11111101“WHEN“001“,“11111011“WHEN“010“,“11110111“WHEN“011“,“11101111“WHEN“100“,“11011111“WHEN“101“,“10111111“WHEN“110“,“01111111“WHEN OTHERS;END m1;
38、二、编码器和译码器(IF 语句)U 盘/FPGA/coda4a3(4-2 优先编码器)LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY coda4a IS PORT (d:IN std_logic_vector(0 TO 3);f:OUT std_logic_vector(0 TO 1);END;ARCHITECTURE w1 OF coda4a ISBEGINPROCESS(d)BEGINIF d(3)=0 THEN f=“11“;ELSIF d(2)=0 THEN f=“10“;ELSIF d(1)=0 THEN f=“01“;ELSE f=“00“;END IF;END PROCESS;END;
