1、济南大学 SOPC 实验指导书1目录目录 1第一章 系统的硬件单元及使用说明 3一、本实验箱的结构特点 31、系统构成 32、创新设计应用领域 33、适用专业范围 4二、各模块电路说明 41、数码管显示模块 .42、AD 转换模块 53、DA 转换模块 54、以太网模块 .65、VGA 接口模块 66、PS/2 接口模块 .77、串行接口模块 .78、开关量输入输出模块 .79、按键模块 .810、LED 灯指示模块 911、音频接口模块 .912、TFT 液晶接口模块 .1013、USB 接口电路 .10第二章 QUARTUS II 和 NIOS II 软件的使用方法 11一、QUARTUS
2、 II 软件的使用方法 .11二、SOPC B UILDER / NIOS II IDE 软件使用方法 20第三章 VHDL 基本程序设计实验 .27实验一 组合逻辑半加器的设计 .27实验二 使用 VHDL 设计组合逻辑全加器 27实验三 带进位输入的 8 位加法器 .27实验四 全减器 .27实验五 四位向量加法/减法器 27实验六 组合逻辑 3-8 译码器的设计 27实验七 数据比较器 .27实验八 多路数据选择器 .27实验九 编码器 .27实验十 计数器 .27实验十一 7 段数码管控制接口 27实验十二 16*16 点阵设计 27实验十三 MOORE 机 27实验十四 MEALY
3、机 27济南大学 SOPC 实验指导书2实验十五 D/A 接口 .27实验十六 A/D 接口 .27实验十七 动态数码管显示实验 .27实验十八 频率信号源实验 .27第四章 SOPC 系统基本实验 27实验一 Hello-Led 流水灯实验 27实验二 数码管显示实验 .27实验三 按键输入中断实验 .27实验四 定时计数器实验 .27实验五 串行口通信实验 .27实验六 存储器配置实验 .27实验七 4 乘 4 键盘实验 27第五章 SOPC 系统综合实验 27实验一 高速 DAC 实验 .27实验二 DDS 实验 27实验三 高速 ADC 实验 .27实验四 静态数码管显示实验 .27实
4、验五 VGA 彩条显示实验 27实验六 PS2 键盘实验 27实验七 USB 数据读写实验 .27实验八 TFT 真彩屏实验 .27实验九 SD 卡实验 .27实验十 UCOS-II 操作系统移植实验 .27实验十一 PS2 鼠标控制实验 27实验十二 音频接口实验 .27实验十三 百兆以太网实验 .27实验十四 四相步进电机实验 .27实验十五 CAN 总线实验 27济南大学 SOPC 实验指导书3第一章 系统的硬件单元及使用说明一、本实验箱的结构特点1、系统构成SOPC 综合实验系统开发实验平台采用 ALTERA Cyclone III EP3C16 处理器，集众多功能于一体，采用全新的“
5、主控制板+核心板+平台主板 ”自由组合式结构。根据实验研发需求，可实现基于 ALTERA、XILINX、ACTEL、Lattice 等厂家的软核/硬核处理器相结合的嵌入式系统设计。本实验系统实验平台功能强大，硬件接口丰富，平台嵌入式软件除支持 C、C+ 语言开发之外，还支持 uC/OS II、uClinux 嵌入式操作系统。独特的核心板扩展接口可完美实现核心板与核心板、核心板与平台主板之间无缝连接，实现复杂的系统功能。用户可根据需求，选择SOPC 和 CPLD 组合、单片机和 SOPC 的组合通过模式转换功能，不同的硬件模块间，可实现多种独立的具有特色的综合模块组合。平台优异的综合性设计大大提
6、高了开发平台的利用率，是 SOPC、EDA、SOC 、单片机相互结合的实验教学、电子系统设计创新实验室、嵌入式系统实验室、科研开发最理想的选择，同时也是各高等院校参加电子设计大赛最理想的创新开发训练平台。 本研究中心一直致力于技术创新，不遗余力地支持企事业单位以及高校教育事业的发展并推进其科研机构研发能力的提升。为了满足不同的设计需求，一切从设计出发，综合创新开发实验平台目前已配套开发出近 20 种扩展核心开发板。核心开发板自成系统，功能强大，实用性强，可采用如下三种方式完成系统设计开发： 主控制板自成嵌入式系统，所提供的硬件资源丰富，标准工业级多层板设计，可脱离实验箱硬件平台，独立开发使用。
7、 核心板与主控制板实验箱平台配套开发使用，除了提供更为丰富的硬件平台接口资源以外，还为用户提供可扩展的自由定制的特色模块，灵活性强，可实现更多、更强、更有创意的综合系统功能。 主控制芯片与主控制板上下叠加结合使用，国内独创，根据国际嵌入式技术的发展可以随时更换主流的控制芯片，可完美实现各种电子系统板级创新设计构想，拓宽嵌入式软硬件设计视野，训练出一流的高科技人才。 2、创新设计应用领域基于 CPLD/FPGA 和 VHDL/Verilog 的普通和典型 EDA 实验与开发； 基于 SOPC 的 Nios II 嵌入式系统实验与开发； 济南大学 SOPC 实验指导书4经典 8051/89C51
8、单片机 IP 核开发应用； 普通单片机与 FPGA 综合实验与开发； 现代计算机组成原理实验； Altera SOPC 与 DSP 的高级创新应用开发； 基于 ALTERA Nios II 多核 32 位处理器的创新应用开发； ALTERA Nios II 核心板与 Nios II 核心板之间的创新开发应用； ALTERA Nios II 核心板与 Xilinx Microblaze 核心板之间的并行创新开发应用； 3、适用专业范围 本系统综合创新开发实验平台专为电子系统级产品设计、嵌入式软硬件设计、EDA 基础教学、IP Core 开发与验证（包含 8/16/32 位 CPU 处理器设计）、
9、 DSP 图像/通讯创新开发设计适用于计算机和电子类等专业本科生、研究生、博士生及全国相关各科研院所、企业单位，如计算机科学、微电子、音视频与多媒体教学、现代计算机组成原理、通信、信息技术与仪器仪表、电子工程、机电一体化、自动化等相关专业。二、各模块电路说明1、数码管显示模块 LED_7SGABCFP2568R0abfcgdeY9pJ.V模块说明：数码管的断信号由 FPGA 直接驱动，JP3，JP4 代表两个共阳极数码管的A、B、 C、D、E、F 、Dp 段；数据 0、1、2、3、4、5、 6、7、8、9 对应的断码分别为：济南大学 SOPC 实验指导书50xC0、0XF9、0xA4、0xB0
10、、0x99、0x92、0x82、0xF8、0x80、0x90 。2、AD 转换模块 VD1SATC3N4LK6G7in8IB09JPU+.模块说明：此模块设计了两种 AD 转换器件：AD9288 是采用了并行双通道独立 8 位、高速采样（100MHZ）的 A/D 器件，模拟信号分别通过 INPUT_A、INPUT_B 输入，时钟输入采用 FPGA 控制的 10-100MHZ 时钟信号，数据采用8 位并行输出。FPGA 控制采样率，此实验可以很快的验证采样定律。注意在使用该模块的过程中应该将入信号应该为调节到 0 到 1V 的电压范围内的高频交流信号。AD7920 是 12 位高速串行 AD，时
11、钟输入信号 03M，电压输入为 03.3v 范围内直流电压。济南大学 SOPC 实验指导书63、DA 转换模块 G012457BRJ89CLOKIMPVEFSADUTWH_模块说明：ADV7120 是美国 ADI 公司出品的高速数模转换电路，在单芯片上集成了 3 个独立的 8 位高速 D/A 转换器，特别是用于高速 D/A 转换的应用系统。 J11、J12、J13 作为 FPGA 数据输入端口分别对应 DA_OUT_1、DA_OUT_2、DA_OUT_3 三路模拟电压输出。 4、以太网模块XN/-+zY.x模块说明：济南大学 SOPC 实验指导书7该模块为百兆以太网设计模块，FPGA 通过排线
12、连接 J2、J3、J4 对以太网数据进行读写和控制。5、VGA 接口模块12839406VGADB_syncHR-+ICJEFLNKSYOMPUTW模块说明：上电时 CPLD 内部逻辑会自动加载存储器信息控制 VGA 显示时序和图像，实验者，只需要由 FPGA 通过数据线和地址线对存储器单元进行操作。6、PS/2 接口模块模块说明：该模块设计有两个 PS/2 接口，都可以接 PS/2 设备，其时钟线和数据线通过排线与 FPGA 相连。7、串行接口模块济南大学 SOPC 实验指导书816273495H0TXINROUVCGDJ+模块说明：该模块设计了两个 RS232 串行接口，可以用于 FPGA
13、 与其他设备进行数据通信。其中 J7 与H301 为 COM1 输入输出口， J8 与 H302 为 COM2 舒入输出口。8、开关量输入输出模块SP.s模块说明：S1s8 是带自锁的单刀单执拨码开关，在开关未拨动时是低电平，拨动时 J1 为高电平并且保持高电平不变，只有回拨开关时 J1 才恢复低电平输入。J1 通过排线与其他模块相连接。济南大学 SOPC 实验指导书99、按键模块 BUTON56781234RPJ.V模块说明：此模块共有 8 个按键，BUTTON1BUTTON8 是轻触按键；在按键未按下时 JP6 为高电平输入，按键按下后 JP6 对 FPGA 输入低电平，松开按键后恢复高电
14、平输入。JP6 通过排线与FPGA 相连接。10、LED 灯指示模块 LED0模块说明：济南大学 SOPC 实验指导书10该模块有 8 个 LED 指示灯，在使用时候只需要用排线连接 JP5 和 FPGA 连接，FPGA 输出低电平时指示灯亮。 11、音频接口模块模块说明：J1 通过排线与 FPGA 相连接处理音频数据，H1 接口为左右声道输出，H2 为 MIC 输入。12、TFT 液晶接口模块 123456790PBGRCLKDTF_ENSMOIX模块说明：本模块为真彩触摸屏显示实验，P3 为 TFT 控制接口，P5 和 P6 接口为触摸信号输出模式分别为 SPI 模式和串口模式。 济南大学
15、 SOPC 实验指导书1113、USB 接口电路 REST#4UBDP7M8XF12W56903INOCV-+GYJ模块说明：本模块中 J5，J6 通过排线与 FPGA 相连，其中 J5 为 USB 数据，J6 为控制线。第二章 Quartus II 和 Nios II 软件的使用方法一、Quartus II 软件的使用方法1、创建工程（1）运行 quartus II 软件，如下图： 济南大学 SOPC 实验指导书12（2）建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：（3）单击此对话框最上一栏右侧的“.”按钮，在 D 盘建一个工程文件夹，取名 te
16、st。单击“打开”，在第二行和第三行中填写为“half_adder”，按 Next 按钮，出现添加工程文件的对话框，如下图：济南大学 SOPC 实验指导书13这里我们先不管它，直接按 next 进行下一步，选择 FPGA 器件的型号，如下图：（4）在 Family 下拉框中，我们选择 CycloneIII 系列 FPGA，选择此系列的具体芯片济南大学 SOPC 实验指导书14EP3C16Q240C8。执行 next 出现选择其它 EDA 工具对话框，我们用 Quartus II 的集成环境进行开发，因此这里不作任何改动，按 next 进入工程的信息总概对话框：（5）按 Finish 按钮即建立
17、一个项目。2、建立顶层图（1）执行 File New，弹出新建文件对话框，如下图：选择“Block Diagram Schematic File”按 OK 即建立一个空的顶层图，缺省名为“Block1.bdf” ，我们把它另存为（File Save as）,接受默认的文件名，并将 “Create new project based on this file”选项选上，以使该文件添加到工程中去，如下图：济南大学 SOPC 实验指导书15（2）添加逻辑元件（Symbol）双击顶层图图纸的空白处，弹出添加元件的对话框，如下图：在 libraries 里寻找所需要的逻辑元件，如果知道逻辑元件的名称的话
18、，也可以直接在 Name一栏敲入名字，右边的预览图即可显示元件的外观，按 OK 后鼠标旁边即拖着一个元件符号，在图纸上点击左键，元件即安放在图纸上。在图纸上分别安放异或门（xor） ，与门(and2)，输入（input） ，输出（output） 。（3）连线将鼠标移到 symbol 连线端口上，鼠标变成图示形状，按下左键拖动鼠标到另一个 symbol 的济南大学 SOPC 实验指导书16连线端。双击输入输出符号名字“pin_name”，将它们修改为 a，b，s，co，如下图：（4）设置在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单 Assignments Device，弹出对话框，
19、如下图：济南大学 SOPC 实验指导书17（5）编译按主工具栏上的编译按钮即开始编译，Message 窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、 仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。具体步骤如下：（1）时序仿真打开波形编辑器。选择菜单 File 中的 New 项，在 New 窗口中选择 Other Files 中的 Vector Waveform File 项，如下图所示：济南大学 SOPC 实验指导书18单击 OK 按钮，即出现空白的波形编辑器，设置仿真时间区域。对于时序仿真来说，将仿真时间轴设置在一个合理的时间区域上十
20、分重要。通常设置的时间范围在数十微秒间。在 Edit 菜单中选择 End Time 项，在弹出的窗口中的 Time 栏处输入 50，单位选择“us”，整个仿真域的时间即设定为 50us，单击 OK 按钮，结束设置。（2）波形文件存盘选择 File 中的 Save As 项，将以默认名的波形文件存入文件夹中。（3）将工程的端口信号节点选入波形编辑器中方法是首先选择 View 菜单中的 Utility Windows 项的 Node Finder 选项。在 Filter 框中选择Pins : all，然后单击 List 按钮。于是在下方的 Nodes Found 窗口中出现设计中的工程的所有端口引
21、脚名。用鼠标将重要的端口节点 a，b，s，co 分别拖到波形编辑窗口，结束后关闭 Nodes Found 窗口，如下图所示：（4）编辑输入波形（输入激励信号）单击图示的输入信号 a，使之变成蓝色条，在单击左列的时钟设置键，同理设置其他输入波形，如下图：济南大学 SOPC 实验指导书19按编译键成功仿真出结果如下：（5）功能仿真选择 processing simulator tool，出现以下对话框：在 simulation mode 选项里，选择 functional，点击 generate functional simulation netist。然后点击 start，进行功能仿真，结果如下
22、：济南大学 SOPC 实验指导书204、 生成顶层原理图file creat/update creat symbol files for current file。建一空白原理图文件，按照上述调出元件的步骤调出生成的半加器图如下：5、分配管脚如下图所示按照上图所示分配管脚，并保存，如下图示：absumcouthalfinstVCCa INPUTVCCb INPUTsumOUTPUTcountOUTPUTPIN_100PIN_99 PIN_78PIN_776、编程下载管脚分配完毕后，启动全编译，然后下载到 FPGA。首先点击 ”下载” 按钮，检测安装下载电缆(单击 Hardware Setup)
23、弹出对话框如图所示，选择 Byteblaster II 下载电缆，关闭该对话框，然后载入并选中下载文件，点击 Start 开始下载济南大学 SOPC 实验指导书217、连线按照分配管脚的顺序使用排线将 PIN-100，PIN-99 分别接入拨码开关 SW1 和SW2，PIN78，PIN-77 分别接 LED1 和 LED2 。然后手动拨动开关就可以观察半加器两位相加的效果。二、SOPC Builder / Nios II IDE 软件使用方法 1、使用 SOPC Builder 建立 CPU：Tools-SOPC Builder。在弹出对话框中给 CPU 重命名如图所示，命名为 NIOS2（例
24、如） ；接下来就可以添加所需要的硬件系统模块。2、添加系统模块组件：（1）加入 NiosII CPU Core。首先是从左边栏中选择加入 CPU 核 Nios II Processor。选择SOPC Builder 的组件选择栏中的“Avalon Components”一“Nios II Processoror“，双击鼠标左键。打开添加 NiosII 对话框（如下图） ，NiosII CPU 核有 4 种结构可以选择，有不同的配置、功能和资源耗用情况，在此点击选择 Nios II/s，再点击 Next，进入窗口 Caches 选择窗，确认设定instruction cache size 为 4
25、 kbytes，再点击 JTAG Debug Module 栏，最后点击 Finish 按钮完成NiosII CPU Core 的添加过程。可以看到，niosII 作为一个 CPU Core 组件已经加入 SOPC 系统。更改组件名称的方法是选中“CPU”。注意，加入组件的更改和取名很重要，许多组件名此系统的工作软件，C 程序中都会出现，济南大学 SOPC 实验指导书22而且大小写有关系。（2）加入 JTAG UART。从左侧组件 Communication 栏中选择的 JTAG UART 加入，接受弹出窗口中的所有默认设置，点击 Finish,完成设置，并改名为 JTAG UART。 （3）
26、加入定时器 Timer。在组件选择栏中选择“peripherals” 一“Microcontroller Peripherals”一“Interval Timer”加入 SOPC 系统的内部定时器。一切都按照默认配置 (如下图) ，点击 Finish 完成加入。更改组件名称为“sys_clk_timer。此定时器可用于此后在运行的 C 程序中的某些软件函数进行速度。济南大学 SOPC 实验指导书23（4）加入键输入 I/O 口。在这里，一般需要加入用于 CPU 的输入输出 I/O 口 PIO。PIO 就是通用 I/O 口。在组件选择栏中选择 “peripherals” 一“Microcontr
27、oller Peripherals”一“PIO Project.，在弹出的如下图所示的窗口中选择已生成 cpu 的路径。在本例中以 Nios2.ptf 为例。然后选择 Hello led 为例，点击 next-finish 完成工程建立。（3）编泽运行 C 程序。在左边的“C/C+ Projects“页一栏中，右键点击需要运行的工程名:“Hello led “，右键点击该工程名，选择 Run As 后出现另一下拉栏，此栏有 3 个选择项：第一个选项功能是编译并向FPGA 中的 NiosIl CPU 下载和全速运行该工程中 C 程序；第二个选项功能是编译并在虚拟的NiosII 中运行程序；第三个
28、选项功能是使用第 3 方工具运行；在此选择第一项功能： Run As- Nios H Hardware，成功运行后结果如下图所示。济南大学 SOPC 实验指导书29第三章 VHDL 基本程序设计实验实验一 组合逻辑半加器的设计一、 实验目的2、 通过一个简单的一位半加器的设计，让学生掌握组合逻辑电路的设计方法。3、 掌握组合逻辑电路的静态测试方法。4、 初步了解可编程逻辑器件设计的全过程。5、 熟识 quartus II 软件基本功能的使用。二、实验原理半加器实现两位不带进位加法输出和及进位。一位半加器有两个输入 a、b；两个输出s，Co。半加器加数 a加数 b和 s进位 Co济南大学 SOPC 实验指导书30三、实验步骤1、创建工程运行 Quartus II 软件，如下图所示： 建立工程，File New Project Wizad，既弹出“工程设置”对话框，如图所示单击此对话框最上一栏右侧的“.”按钮选择工作目录，在 D 盘中建一个工程文件夹，取名为test。单击“打开 ”按钮，在第二行和第三行中写工程名为“half_adder”。按 Next 按钮，出现添加工程文件的对话框，如下图所示：
