1、EDA 技术实验指导书2序 言EDA技术实验指导书是与理论课程EDA技术配套开出的，是通信工程等专业的一门专业选修课程，对通信工程等专业的学生具有非常重要的作用。本实验课与理论课同时进行，与理论课有着较密切的联系。因此学生在做本实验之前必须具备以下的基础知识及能力：1.一定的C语言基础；2.电路与电子技术的基础知识；3.计算机辅助设计的基本操作能力；4.理论联系实践的自学能力。从70 年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA ，数字系统的设计发生了本质的变化。基于CPLD/FPGA和 EDA（电子设计自动化）工具进行数字系统的设计与开发。它代表了数字电信领域的最高水平，
2、给数字电路的设计带来了革命性的变化。从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。所以本科生学习本课程有着非常重要的意义。本实验不同于其它实验，其实验手段和实验方法都有重大的变化，要求实验前提交预习报告，检查通过后方可实验，设计与综合实验环节。第一：实验方法本实验是在PC平台上，用原理图或文本进行输入，然后进行编译，通过之后再进行波形仿真，如有缺陷，再回过头去对源文件进行修改。其流程图如下：第二：实验手段利用ISP技术、采用EDA工具、应用PLD 器件，在PC及EDA开发平台上进行。第三、本实验课的目的学生学习完本实验课后
3、，应达到如下的要求：1.能熟练使用Max+PlusII 和Quartus II等EDA开发工具软件；2.掌握CPLD/FPGA芯片的基本使用方法，能用现代数字系统的设计方法进行基本的数字系统设计；3.掌握图形编辑和VHDL文本编辑两种设计方法，重点是VHDL文本编辑；4.具备基本的开发能力，为后续学习打下坚实的基础。修改修改修改编写源文件编译仿真下载3目录第一部分 MAX PLUS II 软件的使用 41.1 MAX PLUS II 软件介绍 .41.2 原理图输入法 41.3 VHDL 语言设计法 .12第二部分 现代 EDA 技术综合实验系统 PH-IV 型简介 .142.1 EDA 技术
4、综合实验系统的主要结构和特点 142.2 实验系统的基本功能和资源配置 152.3 实验下载板 1K30 的引脚号与实验系统的连接关系 .16第三部分 EDA 技术实验 .17实验一 译码器的设计 .17实验二 十进制计数器的设计 .19实验三 8 位二进制全加法器的设计 21实验四 数字频率计的设计 .27实验五 数字秒表的设计 .34实验六 交通灯信号控制器的设计 .39实验七 数字钟的设计 .42附录： .45实验报告范例 .45湖南文理学院理电气信息基础实验室实验平时成绩表 .45湖南文理学院理电气信息基础实验室实验期末考试成绩表 .46湖南文理学院理电气信息基础实验室实验笔试（或口试
5、）成绩表 .46湖南文理学院理电气信息基础实验室实际操作记录表 .464第一部分 MAX PLUS II 软件的使用1.1 MAX PLUS II 软件介绍1 MAX+PLUS II 的安装第一次运行 MAX+PLUS II ，双击 MAX+PLUS II 图标 或在 开始 菜单内选择 MAX+PLUS II 项，开始运行 MAX+PLUS II。第一次运行 MAX+PLUS II 时， 将会出现如下的窗口， 选择 ES SITE LICENSE 按钮。申请授权代码：您可以通过访问 ALTER 公司 的 WWW 站点: HTTP:/WWW.ALTERA.COM 获得授权代码。 2 MAX+PL
6、US II 管理器窗口ES-SITE 授权有效后，您将返回到 MAX+PLUS II 管理器窗口：图 1.1 管理器窗口1.2 原理图输入法下面以一个十进制的设计为例，详细介绍原理图输入的设计方法。1）指定设计项目文件名MAX PLUS II 编译器的工作对象是项目，所以在进行一个设计时，首先要指定该设计的项目名称，并且要保证一个设计项目中所有的文件都出现在该目录的层次结构中。对于每个新的项目，应该建立一个独立的子目录，不能在根目录下直接建立项目设计。如果这个子项目不5存在，MAX PLUS II 将自动创建。注意：每个设计必须有一个项目名，并且要保证项目名与设计文件名一致。选中菜单项：FIL
7、E/PROJECT/NAME,在图 1.2 中的 PROJECT NAME 对话框中键入：E:EXAMDEMO1。按 OK 键，出现图 1.2 中的小对话框，回答是（Y） ，建立子目录：E:EXAM。并且工程名为 DEMO1。2）建立一个新的原理图文件1. 在 FILE 菜单中，选择 NEW，出现图 1.3，图 1.2图 1.32. 选择 GRAPHIC EDITOR，出现图 1.4，然后按下 OK 按钮, 将会出现一个无标题的图形编辑窗口,如图 1.5 所示。图 1.46图 1.5点击 ASSIGNDEVICE 菜单，如图 1.6；选择器件，如 EP1K100QC208-3，按 OK。图 1
8、.6工作区域 最大化按钮文本工具对角线工具圆形工具缩小按钮放大按钮关闭橡皮筋连接功能选择工具正交线工具与窗口适配弧形工具打开橡皮筋连接功能连接点接/断73.选择采单 FILESAVE,出现图 1.7 的窗口。按 OK，即将 DEMO1.GDF 文件保存到当前项目的子目录下。图 1.74输入 ALTERA 图元，选择工具按钮有效时，在图形编辑器窗口的空白处单击鼠标左键以确定输入位置，然后选择 ENTER SYMBOL，或双击鼠标左键。将出现一个 ENTER SYMBOL 对话框，如图 1.8 所示。在 SYMBOL LIBRARIES 框中 选择 “MAXPLUS2MAX2LIBPRIM” 。所
9、有的 ALTERA 图元以列表方式显示出来，选择您想输入的图元，如 NAND2，然后选择 OK。图 1.8点击 NAND2 符号，即选定这个符号。按住鼠标左键并移动到适合的位置。在 NAND2 符号上，右击鼠标，通过 ROTATE,FLIP HORIZONTAL 或 FLIP VERTICAL 项，可分别对NAND2 符号进行旋转，水平或垂直镜像操作。5输入 74 系列的符号：MAX+PLUS II 为实现不同的逻辑功能提供了许多符号，如：图元符号 ,兆功能符号和宏功能符号。在图形编辑器文件中可直接使用以上符号。74 系列符号的8输入方法和上页图元输入的方法相同。当 ENTER SYMBOL
10、对话框出现后，在 SYMBOL LIBRARIES 对话框中选择 “MAXPLUS2MAX2LIBMF”路径。在 SYMBOL FILES 对话框中，选择您需要的 74 系列符号，如 74161 等。注意：输入 LPM 符号：NLPM (LIBRARY PARAMETERIZED MEGAFUNCTION) 符号的输入方法与先前符号的输入方法相同。 在 ENTER SYMBOL 对话框出现后，在 SYMBOL LIBRARIES 框中选择 “MAXPLUS2MAX2LIBMEGA_LPM” 路径。在 SYMBOL FILES 框中选择您需要的 LPM 符号。双击参数框 (位于符号的右上角)，输
11、入您需要的 LPM 的参数。在 PORT STATUS 框中选择 UNUSED ，可将您不需要的信号去掉。6.输入 INPUT 和 OUTPUT 引脚：在原理图的空白处双击鼠标即可显示 ENTER SYMBOL 对话框，在对话框中输入 INPUT，选 OK，即显示 INPUT 符号；在对话框中输入 OUTPUT，选OK，即显示 OUTPUT 符号。在 INPUT 符号上同时按下 CTRL 键和鼠标左键，拖动鼠标到该符号的下方再放开，就复制了该符号。地和电源的符号同上面方法，输入 GND 和 VCC。7. 连线：如果需要连接两个端口，将您的鼠标移到其中一个端口，则鼠标自动变为 +形状。 一直按住
12、鼠标的左键并将鼠标拖到第二个端口。放开左键 ，则一条连接线被画好了。 如果您需要删除一根连接线，单击这根连接线并按 DEL 键。如图 1.9。如图 1.98为管脚和节点命名： 在管脚上的 PIN_NAME 处双击鼠标左键，然后输入名字。 选中需命名的线，然后输入名字，如 CLK，CLR，Q3，Q2，Q1，Q0 等。 对 N 位宽的总线 A 命名时，您可以采用 AN-10 形式，其中单个信号用 A0, A1, A2, , AN 形式 。最后完成的电路图如图 1.10 所示。 图 1.1099.保存原理图：选择 FILE 菜单中的 SAVE AS 项. 将出现 SAVE AS 对话框。10.编译：
13、在 MAX+PLUS II 菜单内选择 COMPILER 项。则出现编译器窗口，按 START 开始编译，如图 1.11 所示。图 1.11MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个 ALTERA 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。但是，在开始编译前，我们还必须设定一些别的选项 。11.时序模拟仿真：建立波形输入文件，在 FILE/NEW 菜单下选择 WAVEFORM EDITOR FILE .SCF,如图1.12。图 1.12波形编辑器窗口如图 1.13。在 NAME 下方单击鼠标右键，出现浮动菜单，选择 ENTER
14、NODES FROM SNF，进入如图 1.14，单击 LIST,则在 AVAILABLE NODES OUTPUT3:0Q;REG3:0Q;INPUT CLK,NCR;ALWAYS (POSEDGE CLK OR NEGEDGE NCR)BEGIN IF(NCR)QA8(3 DOWNTO 0),B4=B8(3 DOWNTO 0),C4=C8,S4=S8(3 DOWNTO 0),CO4=CARR);U2: ADDER42 PORT MAP (A4=A8(7 DOWNTO 4),B4=B8(7 DOWNTO 4),C4=CARR,S4=S8(7 DOWNTO 4),CO4=CO8);END HA
15、V;4）2-4 译码器参考LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER24 ISPORT (A,B : IN STD_LOGIC;Y3,Y2,Y1,Y0 : OUT STD_LOGIC);END DECODER24;ARCHITECTURE RTL OF DECODER24 ISBEGINY3X1,B=X2,Y3=K(3),Y2=K(2),Y1=K(1),Y0=K(0);U2: REG4 PORT MAP (D=L,EN=K(0),CLK=SC,Q=I(3 DOWNTO 0);U3: REG4 PORT MAP (D=L,EN=
16、K(1),CLK=SC,Q=I(7 DOWNTO 4);U4: REG4 PORT MAP (D=L,EN=K(2),CLK=SC,Q=J(3 DOWNTO 0);U5: REG4 PORT MAP (D=L,EN=K(3),CLK=SC,Q=J(7 DOWNTO 4);U6: ADDER8 PORT MAP (A8=I,B8=J,C8=CIN,CO8=CO,S8=S);END HAV;28实验四 数字频率计的设计实验学时：2 学时实验类型：设计实验要求：必做一、实验目的1.掌握 VHDL 语言的基本结构。2.掌握 VHDL 层次化的设计方法。3.掌握 VHDL 基本逻辑电路的综合设计应用。二
17、、实验原理图 1 是 8 位十进制数字频率计的电路逻辑图，它由一个测频控制信号发生器TESTCTL、8 个有时钟使能的十进制计数器 CNT10、一个 32 位锁存器 REG32B组成。以下分别叙述频率计各逻辑模块的功能与设计方法。 图 1 8 位十进制数字频率计逻辑图1） 测频控制信号发生器设计频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL 的计数使能信号 TSTEN 能产生一个 1 秒脉宽的周期信号，并对频率计的每一计数器 CNT10 的 ENA 使能端进行同步控制。当 TSTEN 高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要
18、一个锁存信号 LOAD 的上跳沿将计数器在前 1 秒钟的计数值锁存进 32 位锁存器REG32B 中，并由外部的 7 段译码器译出并稳定显示。锁存信号之后，必须有一清零信号 CLR_CNT 对计数器进行清零，为下 1 秒钟的计数操作作准备。测频控制信号发生器的工作时序如图 2 所示。为了产生这个时序图，需首先建立一个由 D 触发器构成的二分频器，在每次时钟 CLK 上沿到来时其值翻转。其中控制信号时钟 CLK 的频率取 1 Hz，而信号 TSTEN 的脉宽恰好为 1 s，可以用作闸门信号。此时，根据测频的时序要求，可得出信号 LOAD 和 CLR_CNT 的逻辑描述。由图 1 可见，在计数完成
19、后，即计数使能信号 TSTEN 在 1 s 的高电平后，利用其反相值的上跳沿产生一个锁存信号 LOAD，0.5 s 后，CLR_CNT 产生一个清零信号上跳沿。高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真(TIMING SIMULATION)，防止可能产生的毛刺。S D 3 1 . . 0 R E G 3 2 BT E S T C T LG N DF S I NC L KD O U T 3 1 . . 0 S D 3 1 . . 2 8 S D 2 7 . . 2 4 S D 2 3 . . 2 0 S D 1 9 . . 1 6 S D 1 5 . . 1 2 S
20、 D 1 1 . . 8 S D 7 . . 4 S D 3 . . 0 D O U T 3 1 . . 0 D I N 3 1 . . 0 L O A DC L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC N T 1 0C N T
21、1 0C L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC N T 1 0C N T 1 0C L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q 3 . . 0 C A R R Y _ O U TE N AC L RL O A DC L R _ C N TT S T E NR S TC L KU 0U 9U 2U 1U 3U 4U 8U 7U 6U 5S ES CS LS 1S 2S 3S 4
22、S 5S 6S 7S 829图 2 测频控制信号发生器工作时序2） 寄存器 REG32B 设计设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有 32 位 BCD 码存在于此模块的输入口，在信号 LOAD 的上升沿后即被锁存到寄存器 REG32B 的内部，并由 REG32B 的输出端输出，然后由实验板上的 7 段译码器译成能在数码管上显示输出的相对应的数值。3） 十进制计数器 CNT10 的设计如图 1 所示，此十进制计数器的特殊之处是，有一时钟使能输入端 ENA，用于锁定计数值。当高电平时计数允许，低电平时禁止计数。三、实验内容设计并调试好一个 8 位十进制数字频
23、率计。要求编写上述 8 位十进制数字频率计逻辑图中的各个模块的 VHDL 语言程序，并完成 8 位十进制数字频率计的顶层设计，然后利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。四、实验步骤1.根据测频控制信号发生器的基本原理编写 TESTCTL 模块的 VHDL 程序，并对其进行编译和仿真，初步验证设计的正确性。2.编写十进制计数器 CNT10 模块的 VHDL 程序，并对其进行编译和仿真，初步验证设计的正确性。3.编写寄存器 REG32B 模块的 VHDL 程序，并对其进行编译和仿真，初步验证设计的正确性。4.完成 8 位十进制数字频率计的顶层设计，并对其进行编译
24、和仿真，初步验证设计的正确性。5.利用开发工具软件，选择所用可编程逻辑器件，并对 8 位十进制数字频率计进行管脚配置。6.通过下载电缆将编译后的*.pof 文件下载到目标器件之中，并利用实验开发装置对其进行硬件验证。五、实验组织运行要求本实验要求设计一个 8 位十进制数字频率计，应采用集中授课的方式，首先对 8 位十进制数字频率计的设计原理和设计思路进行讲授，然后在指导老师的监督和指导下，由学生自己动手，按实验要求完成任务，最后必须由指导老师检查实验结果后方可离开。（1）画出系统的原理框图，说明系统中各主要组成部分的功能。（2）编写各个 VHDL 源程序。（3）根据选用的软件编好用于系统仿真的
25、测试文件。 I R S T I C L K O T S T E N O L O A D O C L R _ C N T30（4）根据选用的软件及 EDA 实验开发装置进行硬件验证的管脚锁定。（5）记录系统仿真、硬件验证结果。（6）记录实验过程中出现的问题及解决办法。六、实验条件1.计算机一台；2.Max+PlusII 和 Quartus II 开发工具软件；3.EDA 实验开发箱一台；4.编程器件：EP1K30TC1443。七、实验注意事项1.在文本输入方式下，利用 VHDL 语言进行设计时，源程序文件名必须与实体名一致，否则编译会出错。2.学生必须严格按实验操作规程进行实验。3.利用实验开发
26、箱进行硬件验证时，必须爱护实验开发装置。八、思考题1.如何利用 D 触发器设计一个二分频器？2.如何防止设计过程中可能产生的毛刺？九、实验报告要求实验结束后，学生应根据做实验情况，认真完成实验报告的书写。实验报告应包括实验目的、实验内容、仪器设备、实验原理、实验电路、程序清单、实验步骤、实验结果及分析和实验过程中出现的问题及解决方法等。十、实验程序参考1） 测频控制模块参考程序：- TESTCTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT (CLK:IN STD_LOGIC; TSTEN:OUT STD_LOGIC; CLR_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK: STD_LOGIC;BEGINPROCESS (CLK) ISBEGINIF CLKEVENT AND CLK= 1 THEN DIV2CLK=NOT DIV2CLK;END IF;END PROCESS;PROCESS ( CLK,DIV2CLK ) IS
