1、1本科生期末试卷 十 一 选择题（每小题 1 分，共 10 分） 。1我国在_年研制成功了第一台电子数字计算机，第一台晶体管数字计算机于_年完成。A 1946， 1958 B 1950， 1968 C 1958，1961 D 1959， 19652定点 16 位字长的字，采用 2 的补码形式表示时，一个字所能表示的整数范围_。A - 215 +（2 15 1） B -（2 15 1） +（2 15 1）C -（2 15 + 1） +2 15 D -215 +2153定点计算器用来进行_。A 十进制数加法运算 ； B 定点数运算 ； C 浮点数运算 ； D 既进行定点数运算也进行浮点数运算；4某
2、 DRAM 芯片，其存储容量为 512K8 位，该芯片的地址线和数据线数目为_。A 8， 512 B 512， 8 C 18， 8 D 19， 85双端口存储器所以能高速进行读 / 写，是因为采用_。A 高速芯片 B 两套相互独立的读写电路 C 流水技术 D 新型器件6二地址指令中，操作数的物理位置可安排在_。A 栈顶和次栈顶 B 两个主存单元 C 一个主存单元和一个寄存器 D 两个寄存器7在某 CPU 中，设立了一条等待（WAIT ）信号线，CPU 在存储器周期中 T 的 的下降沿采样 WAIT 线，请在下面的叙述中选出正确描述的句子：_。A 如 WAIT 线为高电平，则在 T2 周期后不进
3、入 T3 周期，而插入一个 TW 周期 ；B TW 周期结束后，不管 WAIT 线状态如何，一定转入了 T3 周期 ；C TW 周期结束后，只要 WAIT 线为低，则继续插入一个 TW 周期，直到 WAIT 线变高，才转入 T3 周期 ；D 有了 WAIT 线，就可使 CPU 与任何速度的存贮器相连接，保证 CPU 与存贮器连接时的时序配合；8描述 Future bus+总线中基本概念不正确的句子是_。A Future bus+ 总线是一个高性能的同步总线标准 ；B 基本上是一个异步数据定时协议 ；C 它是一个与结构、处理器、技术有关的开发标准 ；D 数据线的规模在 32 位、 64 位、12
4、8 位、256 位中动态可变 ；9CDROM 光盘是_型光盘，可用做计算机的_存储器和数字化多媒体设备。A 重写， 内 B 只读， 外 C 一次， 外 D 多次， 内10在单级中断系统中，CPU 一旦响应中断，则立即关闭_标志，以防本次中断服 务结束前同级的其他中断源产生另一次中断进行干扰。A 中断允许 B 中断请求 C 中断屏蔽 D 中断保护二 填空题(每小题 3 分，共 24 分)1对存储器的要求是 A._，B._，C._ 。为了解决这方面的矛盾，计算机采用多级存储体系结构。2指令系统是表征一台计算机 A._的重要因素，它的 B._和 C._不仅直接影响到机器的硬件结构而且也影响到系统软件
5、。3CPU 中至少有如下六类寄存器 A._寄存器，B._计数器，C._ 寄存器，2通用寄存器，状态条件寄存器，缓冲寄存器。4当代流行的标准总线追求与 A._、B._、C._无关的开发标准。5VESA 标准是一个可扩展的标准，它除兼容传统的 A._等显示方式外，还支持B._ 象素光栅，每像素点 C._颜色深度。6中断处理要求有中断 A._，中断 B._产生，中断 C._等硬件支持。7存储 A._，并按 B._顺序执行，这是 C._型计算机的工作原理。8若 x1 补 = 11001100， x2 原 = 1.0110 ，则数 x1 和 x2 的十进制数真值分别是A._和 B._。三 （11 分）
6、如图 B10.1 所示，某 SRAM 的写入时序图，其中 R / W 是读写命令控制线，当 R / W 线为低电平时，存贮器按给定地址把数据线上的数据写入存贮器。请指出图中写入时序的错误，并画出正确的写入时序图。 图 B 10.1四.（11 分）由 S，E，M 三个域组成的一个 32 位二进制字所表示的非零规格化浮点数x，其值表示为 ：x = （ -1 ） S （ 1.M ） 2 E 128 问：其所表示的规格化的最大正数、 最小正数、 最大负数、 最小负数是多少？五.（11 分）某计算机的数据通路如图 B10.2 所示，其中 M主存， MBR主存数据寄存器， MAR主存地址寄存器， R0-R
7、3通用寄存器， IR指令寄存器， PC程序计数器（具有自增能力） ， C、D- 暂存器， ALU算术逻辑单元（此处做加法器看待） ，移位器左移、右移、直通传送。所有双向箭头表示信息可以双向传送。请按数据通路图画出“ADD（R1） ， （R2 ）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器 R1 中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加 1） 。3图 B 10.2六.（11 分）如果在一个 CPU 周期中要产生 3 个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画出时序产生器逻辑图。七.（11 分）已知 c
8、ache / 主存系统效率为 85% ，平均访问时间为 60ns，cache 比主存快 4 倍，求主存储器周期是多少？cache 命中率是多少？八.（11 分）某 I / O 系统有四个设备：磁盘（传输速率为 500000 位/ 秒） ，磁带（200000 位/秒） ， 打印机（2000 位/秒） ， CRT（1000 位/秒） ，试用中断方式，DMA 方式组织此 I / O 系统。 （画出包括 CPU 部分总线控制在内的 I / O 方式示意图，并略作文字说明） 。本科生期末试卷十答案 一选择题1D 2A 3B 4D 5B 6B 7C、D 8A、C 9B 10C二填空题1.A.容量大 B.速
9、度快 C.成本低 ； 2.A.性能 B.格式 C.功能 ；3.A.指令 B.程序 C.地址 ； 4.A.结构 B.CPU C.技术 ；5.A.VGA B.12801024 C.24 位 ； 6.A.优先级仲裁 B.向量 C.控制逻辑 ；7.A.程序 B.地址 C.冯 诺依曼 ； 8.A.-52 B.-0.375三.应用题 1. 解：写入存贮器时时序信号必须同步。通常，当 R / W 线加负脉冲时，地址和数据线的电平必须是稳定的。当 R / W 线达到逻辑 O 电平时，数据立即被存贮。因此，当 R / W 线处于低态时，如果数据线改变了数值，那么存贮器将存贮新的数据。同样，4当 R / W 处于
10、低态时，地址线发生变化，那么同样的数据将存贮到新的地址（ 或） 。正确的写入如 图 B10.32.解：（1）最大正数 x = 1 +（1 2 -23 ） 2127（2）最小正数x = 102 -128（3）最大负数x = -102 -128（4）最小负数x = - 1 + （1 2 -32 ） 2 1273. 解：“ADD （R1） ， （R2）+”指令是 SS 型指令，两个操作数均在主存中。其中源操作数地址在 R1 中，所以是 R1 间接寻址。目的操作数地址在 R2 中，由 R2 间接寻址，但R2 的内容在取出操作数以后要加 1 进行修改。指令周期流程图如图 B10.4图 B10.44. 解
11、：节拍脉冲 T1 ，T 2 ，T 3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时 T1 = T2 =200ns ， T3 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 为了消除节拍脉冲上的毛刺，环型脉冲发生器采用移位寄存器形式。图 B10.5 画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲 T1 ，T 2 ，T 3 的逻辑表达式如下：T1 = C1C2 ，T 2 = C2 ，T 3 = C1 0 11 111 111 111 111 111 111 111 111 110 00 000 000 000 000 000 000 000 000 0
12、01 00 000 000 000 000 000 000 000 000 001 11 111 111 111 111 111 111 111 111 115图 B 10.55. 解：因为：t a = tc / e 所以 ：t c = tae = 600.85 = 510ns (cache 存取周期)tm = tcr =510 4 = 204ns (主存存取周期) 因为：e = 1 / r + (1 r )H 所以： H = 2.4 / 2.55 = 0.946. 解：I / O 系统组成如图 B10.6 所示：图 B 10.6根据设备传输速率不同，磁盘、磁带采用 DMA 方式，打印机、CRT 采用中断方式；因而使用了独立请求与链式询问相结合的二维总线控制方式。DMA 请求的优先权高于中断请求线。每一对请求线与响应线又是一对链式查询电路。
