EDA技术实验指导书78299.doc

1、EDA 技术实验实验指导书（配 DXT-B3 型 EDA 实验开发系统）海南师范大学物理与电子工程学院1实验一 简单门电路设计与仿真一、实验目的1、熟悉 MAX+plus软件的使用方法2、通过实验掌握组合逻辑电路的 EDA 原理图输入设计法，通过电路的仿真和硬件验证，学会对实验板上的 FPGA/CPLD 进行编程下载，进一步了解门电路的功能。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。1、输入、输出信号分析输入信号：4 路数据，用 D0、D

2、1、D 2、D 3表示；两个选择控制信号，用S1、S 0表示。输出信号：用 Y 表示，它可以是 4 路输入数据中的任意一路，究意是哪一路完全由选择控制信号决定。示意框图如图 1-1 所示。输入数据4 选 1数据选择器 Y 输出信号D0D1D2D3S1 S0选择控制信号图 1-1 4 选 1 数据选择器示意框图22、真值表表 1-1 4 选 1 数据选择器的真值表输入 输出D S1 S0 YD0 0 0 D0D1 0 1 D1D2 1 0 D2D3 1 1 D33、逻辑表达式0130120101 SDSY四、实验内容1、编辑 4 选 1 数据选择器的原理图在 MAX+plus图形编辑方式下，从

3、maxplus2max2libprim 元件库中调出 4 选 1 数据选择器设计所需要的元件，包括 4 个三输入端与非门、1 个四输入端与非门和 2 个非门。按照图 1-2 所示的原理电路，完成 4 选 1 数据选择器原理图输入设计。图 1-2 所示的原理电路图 1-2 中，D3、D2、D1 和 D0 是数据输入端，S1 和 S0 是控制输入端，Y 是数3据输出端。2、设计文件存盘与编译以 mux41.gdf 为文件名保存在工程目录中。执行 MAX+plus的“Compiler”命令对设计文件进行编译。3、仿真设计文件在 MAX+plus波形编辑方式下，编辑 mux41.gdf 的波形文件，并

4、完成输入信号 D3、D2、D1 和 D0，控制信号 S1 和 S0 电平的设置。波形文件编辑结束后以mux41.scf 为波形文件名存盘。执行启动仿真器“Simulator”命令，仿真开始，观察仿真波形进行设计电路的功能验证。4、引脚锁定本实验选择的目标芯片为 EPF10K10LC84-4，在 DXT-B3 实验开发系统中进行硬件验证。5、编程下载与硬件验证完成引脚锁定后，再次对设计文件编译，然后打开 DXT-B3 的电源，执行MAX+plus的“Programmer”命令，将 4 选 1 数据选择器设计文件下载到 DXT-B3的 EPF10K10LC84-4 目标芯片中。硬件验证数据选择器的

5、功能是否正确。五、实验报告详细叙述 4 选 1 数据选择器的设计流程；给出仿真图和选择器的延时情况；最后给出硬件测试流程和结果。4实验二 七人表决器的设计一、实验目的1、初步了解 VHDL 语言；2、学会用行为描述方式来设计电路。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理1、用七个开关作为表决器的 7 个输入变量，输入变量为逻辑“1”时表示表决者“赞同” ；输入变量为“0”时，表示表决者“不赞同” 。输出逻辑“1”时，表示表决“通过” ；输出逻辑“0”时，表示表决“不通过” 。当表决器的七个输入变量中有 4 个以上（含 4 个）为“1”时，则表决

6、器输出为“1” ；否则为“0” 。2、七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用VHDL 语言设计七人表决器时，也有多种选择。常见的 VHDL 语言描述方式有行为描述、寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。3、采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大于或等于 4 时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”不通过为“0” ）并将这些状态值相加，判断状态值和即可选择输出。四、实验内容1.编写上述电路的 VHDL 源程序，并进

7、行编译。2.锁定引脚。3.编程下载与硬件验证。 五、设计提示1初次接触 VHDL 语言应注意语言程序的基本结构，数据类型及运算操作符；2了解变量和信号的区别；3了解进程内部顺序执行语句及进程外部并行执行语句的区别。六、实验报告要求根据以上的实验内容写出实验报告，包括七人表决器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程：给出程序分析报告、仿真5波形图及其分析报告。6实验三 四位全加器一、实验目的通过实验让学生熟悉 MAX+plus的 VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。二

8、、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理4 位全加器可看作 4 个 1 位全加器串行构成，具体连接方法如下图所示：由 1 位全加器构成 4 位全加器连接示意图采用 VHDL 语言设计时调用其附带的程序包，其系统内部会自行生成此结构。四、实验内容4.编写 1 位全加器 full_add1 的 VHDL 源程序，并进行编译。5.利用元件例化语句编写 4 位全加器 full_adder4 的 VHDL 源程序，并进行编译和仿真。6.锁定引脚。7.编程下载与硬件验证。 b sa 3 coutcinb sa 2 coutcinb sa 0 coutcin

9、b sa 1 coutcinB3A3B2A2B1A1B0A0CinS3COS2S1S0C0 C0C1C0C2C07五、设计提示调用 STD_LOGIC_UNSIGNED 包。先设计一个一位的全加器包括三个输入端：a，b，cin（进位输入） ，两个输出端：s（和） ，cout（进位输出） 。四位串行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为 a0,a1,a2,a3,b0,b1,b2,b3,cin 输出端口分别为s0,s1,s2,s3,cout。在实验中只需要先描述一位全加器，然后用 component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器

10、。六、实验报告要求根据以上的实验内容写出实验报告，包括 4 位全加器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程：给出程序分析报告、仿真波形图及其分析报告。实验四 七段译码器的设计一、实验目的1、学习 7 段数码显示译码器设计；2、学习 VHDL 的多层设计方法。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理1、七段数码显示工作原理（共阴极接法） abcdefg abcdefgabcdefg82、显示代码概念9 的显示代码四、实验内容1、画出 7 段译码器的原理框图。2、编写 7 段译码器 VHDL 源程序。3、在

11、MAX+plus软件上编译和仿真。4、锁定管脚。5、编程下载与硬件验证。6、记录系统仿真和硬件验证结果。五、实验报告要求根据以上的实验内容写出实验报告，包括 7 段译码器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。abcdefgabcdefg1101 字型 显 示 代 码abcdefg11000111001101110011109实验五 用状态机实现序列检测器的设计一、实验目的1、了解状态机的设计；2、用状态机实现序列检测器的设计。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套二、实验

12、原理序列检测器在数据通讯，雷达和遥测等领域中用于检测同步识别标志。它是用来检测一组或多组由二进制码组成的脉冲序列信号。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出标志 1，否则，输出 0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位都与预置数的对应码相同。对于“1110010”序列信号，电路需记忆初始状态、1、11、111、1110、11100、111001、1110010 这 8 种状态。三、实验内容与要求1、预习序列检测器原理并写出预习报告；2、设计一个 7 位检测序

13、列信号“1110010”的序列检测器；3、画出 ASM 图；4、用 VHDL 语言编写出源程序；5、在 MAX+plus软件上编译和仿真，并下载到下载板 FPGA 芯片中验证结果。四、实验报告要求根据以上的实验内容写出实验报告，包括序列检测器原理的叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。实验提示：在 clk 的上升沿将待检测的序列 Din 与预置数 D 的高位到低位依次进行比较，再设置一个计数器，如果相同，那么计数器的值加 1，否则计数器的值为 0，到最后如果计数值为 7，则 Din 与 D 相同。10实验六 分频器的设计

14、一、实验目的1、学习分频电路的设计方法；2、进一步学习用 VHDL 语言进行电路设计的方法。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套二、实验原理在数字系统设计中，分频器是一种基本电路。分频器通常用来对某个给定频率进行分频，得到所需的频率。二分频电路的作用就是将时钟的频率降低一半，但是分频后的信号的占空比仍为 1：1。分频电路跟计数器有一定的类似，对于 2 分频、4 分频2 N分频等分频次数为 2 的 N 次幂的分频电路，其结构较为简单，只需要一个计数器就可以了。对于分频次数不是 2 的 N 次方的分频器来说，我们只需要对源代码中计数器的模进行调整并对计数进

15、行适当的控制就可以了。三、实验内容与要求1、预习分频器原理并写出预习报告；2、设计一个分频器，对时钟信号进行 2 分频、4 分频、8 分频和 16 分频，分频占空比为 1：1。3、用 VHDL 语言编写出源程序；4、在 MAX+plus软件上编译和仿真。四、实验报告要求根据以上的实验内容写出实验报告，包括分频器原理的叙述，程序设计、软件编译、仿真分析和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。11实验七 交通灯控制器的设计一、实验目的1、熟悉交通灯控制器的基本原理；2、进一步掌握用状态机设计数字系统的方法。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统

16、一套三、实验内容与要求1、预习交通灯控制器的设计原理并写出预习报告；2、能显示十字路口东西、南北两个方向的红、黄、绿的指示状态，用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯。按下 SA 键时，计时器迅速递增，并按 24 小时循环，计满 23 小时后在回 00；3、能实现正常的到计时功能用两组数码管作为东西和南北方向的到计时显示，显示时间为红灯 35 秒、绿灯 50 秒、黄灯 5 秒。4、能实现特殊状态的功能(1) 按 S1 键后，能实现特殊状态功能；(2) 显示到计时的两组数码管闪烁；(3) 计数器停止计数并保持在原来的状态；(4) 东西、南北、路口均显示红灯状态；(5) 特殊状态解除后能

17、继续计数。5、能实现总体清零功能按下 SB 键后，系统实现总清零，计数器由初始状态计数，对应状态的指示灯亮。6、用 VHDL 语言设计符合上述功能要求的交通灯控制器，并用层次化设计方法设计该电路。7、控制器、置数器的功能用功能仿真的方法验证，可通过有关波形确认电路设计是否正确。8、用 VHDL 语言编写出源程序；9、在 MAX+plus软件上编译和仿真，并下载到下载板 FPGA 芯片中验证设计的正确性。四、设计说明与提示交通灯控制器框图如图 18-1 所示。各模块电路功能如下：1、从电路框图可以看到由减计数器、控制器组成了最基本的电路，其中计数器 A、B 经过数据选择器 MUX82 以 BCD

18、 码输出的形式通过译码器与外部数码管12相连；控制器控制各信号灯的状态以及计数器的置数、暂停计数。2、基准频率分频器可以分出标准的 1Hz 频率信号，用于减计数器的时钟信号以及控制器内触发器的时钟信号。3、MUX82 是八二选一数据选择器，用于特殊情况发生时对显示器闪烁信号的产生。4、置数器 A、B 通过控制器的控制对减计数器进行预置。5、控制器电路模块如图 6-1 所示。图 6-1 交通灯控制器电路框图图 6-2 主控制器电路框图分频器译码器译码器十 位 个 位MUX计数器A接地译码器译码器十 位 个 位MUX计数器B接地主控制器K1置数器A置数器BS2S2D QCD QC主控制器 主控制器

19、1HzK1S2 A B置数器 A 置数器 B东西方向 南北方向 绿 黄 红 红 黄 绿13其中 K1 为特殊状态，S2 为清零信号，A、B 分别为计数器 A、B。6-3 交通灯控制器 ASM 图四、实验报告要求根据以上的实验内容写出实验报告，对照交通灯电路框图分析电路工作原理，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。NRA,GBYNYRA,GBYRA,GBS=1?S=1?GA,RBT=50?YA,RBT=5?S=1?T=30?RA,YBS=1?T=5?RA,GBYRA,GBYNYYNNN14实验八 数字频率计的设计一、实验目的1

20、、巩固和加深对本课程所学知识的理解和综合设计应用；2、掌握运用 FPGA 进行数字频率计的设计方法。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验任务及要求1、设计一个 4 位十进制频率计，其测量范围为 1MHz。分为 3 挡，1 挡量程为 09999Hz；2 挡量程为 10.0099.99kHz；3 挡量程为 100.0999.9kHz。2、显示方式如下：（1）采用记忆显示方式，即计数过程中不显示数据，待计数过程结束后，显示计数结果，并将此显示结果保持到下一次计数结束。显示时间应不小于1s。（2）小数点位置随量程变换自动移位。3、送入信号应是符合 CM

21、OS 电路要求的脉冲或正弦波。4、设计符合上述功能的频率计，并用层次化方法设计该电路。5、控制器、计数器、锁存器的功能，用功能仿真方法验证，还可通过观察有关波形确认电路设计是否正确。6、完成电路设计后在实验系统上下载，验证课题的正确性。四、设计说明与提示频率计测频原理框图如图 7-1 所示。图 7-1 频率计测频原理图模块电路功能如下：1、每次测量时，用由时基信号产生的闸门信号启动计数器，对输入脉冲信号计数，闸门信号结束即将计数结果送入锁存器，然后计数器清零，准备下一次计数。但下一次计数的开始，需待设定的显示时间结束。为与时基信号同步，计数器锁存器显示电路闸门控制器分频器标准信号启 停15在此

22、时时间结束后还有一段准备时间。2、显示电路为四位动态扫描电路，可以参阅以前的动态扫描电路。注意这里只用 4 位。3、计数器为模 9999 十进制加法计数器，可由 4 个模 10 十进计数器级联而成。4、锁存器为保持电路。5、控制器由时序机组成能够完成对量程的选择调整。五、实验报告要求根据以上的实验内容写出实验报告，分析频率计电路的作原理，VHDL 程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。16附录 1 MAX+PLUS II 软件使用指导1、VHDL 源文件的编辑和输入首先建好工作目录，以便将设计好的文件存储于该目录，注意不要用中

23、文作为文件或者文件夹的名称。然后打开 maxplusII，选择 file-new，再选择 text editor file，此时即可在 maxplusII 的文本框中输入 VHDL 程序。程序输入完成之后，选择 save as，在 file name 框中键入文件名，文件的扩展名为.vhd，将文件存在建好的工作目录中。需要注意的是所存的 VHDL 程序的文件名必须与该 VHDL 程序的实体名称一致。2、将当前的设计定为项目在对用 VHDL 进行的设计进行编译/综合之前，必须将此文件设置为项目文件，做法是选择 fileprojectset project to current file。在设定好

24、项目之后，选择所用的可编程器件的型号。具体做法是，在maxplusII 中选择 assign-device，device family 选择 FLEX10K，device 型号选择 EPF10K10LC84-4。3、对 VHDL 程序进行编译选择 MAXplusII-compiler，在点击 start 进行编译前，还应在菜单InterfacesVHDL netlist reader setting 中选择 VHDL1993。4、时序仿真为当前的 VHDL 设计建立波形仿真文件。选择菜单 file 及 new，然后在弹出的窗口中选择 waveform editor file，此时就可以进行波形

25、编辑。在菜单中选择node-enter nodes from SNF，就可以引入本设计中所涉及的节点。对所有输入节点的波形进行编辑，编辑好波形文件后，将波形文件保存为与 VHDL 源文件名称相同的文件，此时就可以进行仿真了。选择 maxplusIIsimulator 就可以进行仿真了。通过分析仿真的输出波形可以判断项目设计的正确性。如果时序仿真正确，就可以进行下一步的引脚配置和程序下载了。17附录 2 EDA 实验装置使用说明DXT-B3 型 EDA 实验开发系统是使用 EPF10K10LC84-4 为目标芯片的实验板；RAM 型芯片，管脚与外围信号已连接好,必须按下表手工进行管脚分配。表1

26、管脚对应表（EPF10K10）主要器件名称 信号名 兼容器件名称 信号名 F10K10A引脚输出发光管 L12R 25输出发光管 L12G 24输出发光管 L11 23输出发光管 L10 22输出发光管 L9 21输出发光管 L8 19输出发光管 L7 18输出发光管 L6 65输出发光管 L5 64输出发光管 L4 62输出发光管 L3 61输出发光管 L2 60输出发光管 L1G 59输出发光管 L1R 58M4A a 17M4B b 16M4C c 11数码管 M4M4D d 10M3A e 9M3B f 8M3C g 7数码管 M3M3D dot 6M2A MS5 5M2B MS6 3

27、M2C MS7 83数码管 M2M2D MS8 81M1A MS4 80M1B MS3 79M1C MS2 78数码管 M1M1D动态显示MS1MS8七段显示器信号MS1 73数据开关 K1 28数据开关 K2 2918数据开关 K3 30数据开关 K4 35数据开关 K5 36数据开关 K6 37数据开关 K7 38数据开关 K8 39数据开关 K9 47数据开关 K10 48数据开关 K11 49数据开关 K12 50数据开关 K13 51数据开关 K14 52数据开关 K15 53数据开关 K16 54扬声器 SP 27时钟信号 CP1 1时钟信号 CP2 43注：1、千万不要选择自动分

28、配管脚。MAX+PLUS II 在管脚分配时按照此表进行 手动分配管脚，2、在实验板上所有连线已经接好。3、三色数码管：有两个输入端;一个为红色，另一个为绿色，当两个脚同时亮时为黄色。4、两路时钟信号源在实验板上。表 2 实验板右上部 CZ1 开关控制功能表：编号 控制名称 作 用 实验选定1 静态/动态 控制八个七段显示器 静态显示/动态显示 动态(左)2 开关、小键盘 控制 K1K16 和小键盘D1 D16 起作用 /失效 按键（左）3 电平/脉冲（1） K1K8 电平信号 /脉冲信号 电平 A（右）4 电平/脉冲（2） K9 K16 电平信号 /脉冲信号 电平 B（右）5 L7L12 L

29、7L12 工作 /不工作 L1L6（右）6 L1L6 L1L6 工作 /不工作 L7L12（右）7 232(T1-IN) 232 工作 任意8 232(R1-OUT) 232 工作 任意9 A/D 信号 OUT A/D 工作 /不工作 任意19附录 3 EDA 技术实验报告范例海南师范大学物理与电子工程学院实验报告(20 -20 学年第 学期)课程名称： 实验名称： 专业班级： 学 号： 姓 名： 实验时间： 年 月 日（第 周）20实验室名称：EDA 技术 学时数： 节注：报告内容根据具体实验课程或实验项目的要求确定，一般包括实验目的、实验仪器、原理摘要、数据记录及结果分析等。如纸张不够请自

30、行加纸。一、实验目的1、通过实验让学生熟悉 MAX+plus的 VHDL 文本设计流程全过程。2、掌握组合逻辑电路的文本输入设计法。3、通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。二、实验内容4 位全加器可看作 4 个 1 位全加器串行构成。可先设计一位全加器，并通过编译；然后用 component 语句进行元件说明，再利用元件例化语句就可以实现四位的全加器。三、实验条件1、开发软件：MAX+plus10.2 或 Quartus。2、实验设备：DXT-B 型 EDA 实验开发系统3、拟用芯片：EPF10K10LC84-4。四、实验设计1、系统的原理框图一个 4 位的全加器可以

31、由 4 个 1 位的全加器构成，全加器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相临的高位的最低进位输入信号 cin 相接。先设计 1 位全加器，然后再通过下图的连接方法构成 4 位的全加器。b sa 3 coutcinb sa 2 coutcinb sa 0 coutcin b sa 1 coutcinB3A3B2A2B1A1B0A0CinS3COS2S1S0212、VHDL 源程序-1 位全加器的描述library ieee;use ieee.std_logic_1164.all;entity f_adder1 isport(a,b,cin:in std_logic;

32、sum,cout:out std_logic);end f_adder1;architecture behavior of f_adder1 isbeginprocess(a,b,cin)variable temp:std_logic_vector(2 downto 0);begintemp:=acase temp iswhen“000“=sumsumsumsumsumA(0),b=B(0),cin=CIN,sum=S(0),cout=C0);U1:f_adder1 port map(a=A(1),b=B(1),cin=C0,sum=S(1),cout=C1);U2:f_adder1 port

33、 map(a=A(2),b=B(2),cin=C1,sum=S(2),cout=C2);U3:f_adder1 port map(a=A(3),b=B(3),cin=C2,sum=S(3),cout=CO);end beha;223、管脚锁定全加器信号 实验板位置 目标器件 EPF10K10LC84-4芯片管脚序号A30 数据开关 K1-K4 28、29、30、35B30 数据开关 K5-K8 36、37、38、39CIN 数据开关 K9 47S30 输出发光管 L5L2 64、62、61、60CO 输出发光管 L6 65备注 验证设备：DXT-B 型实验开发系统五、实验结果及总结1、系统时序

34、仿真情况从系统仿真结果可以看出，本系统完全符合设计要求。2、硬件验证情况4 位全加的硬件验证结果表如下。从实验结果可以看出，本系统完全符合设计要求。3、实验过程中出的现的问题及解决办法在对 1 位全加器源程序编译过程中总是出现错误，把源程序看了一遍，没有发现错误，百思不得其解。后经过老师指导，发现我保存的文件后缀名错误，把后缀名改为“.VHD”后，编译通过。把 4 位全加器编译、仿真、引脚锁定和编程下载成功后，在 EDA 实验开发系统进行实验时却发现结果不对，后经多次检查，发现进行引脚锁定后没有进行编译，造成下载错误，重新进行编译下载成功后，实验结果完全正确。A30 0000 0001 0010 1000 1001 1111 1111B30 0000 0001 1000 0010 1010 1111 1111CIN 0 0 0 1 0 0 1S 0000 0010 1010 1011 0011 1110 111CO 0 0 0 0 1 1 1指导教师：年 月 日 成绩23