1、 EDA 技术与实验实验教学大纲实验课程名称： EDA 技术与实验 英 语 译 名： EDA Technology And Experiment 课 程 性 质： 专业选修课 适用学生层次： 本科 适 用 专 业： 通信工程 实验项目数： 8 实验总学时数： 36 课程学分数： 1 教 材： EDA 技术与 Verilog 设计 教学参考书： Verilog 数字系统设计教程 考 核 方 式： 开卷考试 1、实验教学目标与要求：EDA 技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的
2、开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。它已成为现代电子设计的有力工具，没有 EDA 技术的支持，要完成超大规模集成电路设计制造是不可想象的。因此学习该课程的目的是使学生掌握 Verilog HDL语言的基本编程技能，同时学会使用 Maxplus软件对各种具体问题进行研究的基本方法。为从事电路设计奠定基础。二、实验内容及学时分配：序号 实验项目名称类型学时 内 容 提 要1 EDA 软件的熟悉与使用
3、验证 2 熟悉 Maxplus软件的使用2 三八译码器设计 验证 4 用原理图和文本两种输入方式完成三八 译码器的设计3 简单的组合逻辑电路的设 计 验证 4 掌握基本组合逻辑电路的实现方法4简单分频时序逻辑电路设计验证 4 掌握最基本时序电路的实现方法5 利用条件语句实现计数分 频时序电路 验证 4 掌握条件语句在简单时序模块设计中的 使用6 在 Verilog HDL 中使用函数和任务 验证 6 了解函数和任务的定义及在模块设计中 的使用7 用 always 块实现较复杂的组合逻辑电路 验证 6 掌握用 always 块实现较大组合逻辑电路的方法8 利用状态机进行时序逻辑 的设计 验证 6 掌握利用有限状态机实现一般时序逻辑 分析的方法本大纲制定者： 电信 教研室执笔人：翁亚滨注：类型为（1）验证、 （2）综合、 （3）设计
