1、武汉科技大学城市学院数字逻辑实验报告实验 二 实验名称：全加器及集成电路加法器的应用 专业班级： 算机科学与技术一班 学 号： 201110137133_ _姓 名： _ _实验时间： 2013年 5 月 15 日 指导老师： _ 实验二 全加器及集成电路加法器应用一、实验目的1掌握半加器、全加器以及减法运算器的基本原理及其基于基本逻辑门的半加器和全加器电路以及串行(行波)进位加法器。2理解并行(先行)进位的基本原理，掌握集成电路运算器74283的用法，设计基于74283的二进制加减法运算器。3理解二进制加法与BCD加法的区别，设计基于74283的BCD加法器(关健加6修正电路)。4. 理解余
2、3码的编码规则，设计基于74283的余3码产生电路。(其中3、4为选做内容)二、实验要求1在Proteus ISIS环境下设计半加器电路，并仿真验证。2在Proteus ISIS环境下设计全加器电路，并仿真验证。3设计基于基于74283的8位二进制加、减法运算器，并仿真验证。4根据BCD码的加法运算修正规则，设计基于74283的一位BCD码加法器，并仿真验证，用7_SEG_BCD显示运算结果。5设计基于74283的余3码产生电路，并仿真验证，用7_SEG_BCD显示I/O结果。三实验内容、实施方案与结果分析1半加器的设计与仿真根据半加器的真值表列出本位和 S 和进位 C 的逻辑方程比如：本位和
3、：s= ba=ab向高位的进位 c=ab根据逻辑方程可绘制半加器电路逻辑电路如图 2.1 所示。图 2.1 半加器逻辑电路在输入端加入逻辑输入信号 LOGICSTAT，在输出端加入逻辑检测LOGICPROBE，通过仿真验证半加器的逻辑功能：实现一位二进制数加法运算，并可以产生“进位” 。2全加器的设计与仿真根据全加器的真值表列出本位和 S 和进位 C 的逻辑方程。并对逻辑方程进行简化，然后根据简化后的逻辑方程绘制相应的逻辑电路。比如半加器真值表a b s c0 0 0 00 1 1 01 0 1 01 1 0 1本位和：S=ABCin向高位的进位 Cout=AB+ (AB)Cin根据逻辑方程可
4、绘制全加器逻辑电路如图 2.2 所示。在输入加入逻辑输入信号 LOGICSTAT，在输出端加入逻辑检测LOGICPROBE，通过仿图 2.2 全加器逻辑电路之一在输入端加入逻辑输入信号 LOGICSTAT，在输出端加入逻辑检测LOGICPROBE，通过仿真验证全加器的逻辑功能：对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。3基于全加器的 4 位串行(行波)进位加法器的设计。设 A=A3A2A1A0,B=B3B2B1B0,最低位的进位输入 C0，最高位的进位输出 C4,以全加器为基本单元电路，设计 4 位二进制串行进位加法器。根据全加器的逻辑方程可得：
5、S0=A0B 0C 0C1= A0B0+ (A0B 0)C0=G0+ P0C0S1=A1B 1C 1C2= A1B1+ (A1B 1)C1= =G1+ P1C1 =G1+P1 (G0+ P0C0)=G1+ P1 G0+ P1P0C0S2=A2B 2C 2C3= A2B2+ (A2B 2)C2= =G2+ P2C2 =G2+P2(G1+ P1G0+ P1P0C0)=G2+ P2G1+ P2P1G0+ P2P1P0C0同理可求 S3 和 C4，可见采用先行进位方式，只要知道参加运算的各位数据以及最低位的输入，即可直接计算出每一位的本位和以及向高位的进位。74283 就是基于先行进位的 4 位二进制
6、加法器，在 9 个输入端加入逻辑输入信号 LOGICSTAT，在 5 个输出端加入逻辑检测 LOGICPROBE，通过仿真验证 4 位二进制先行进位加法器的逻辑功能。再根据 A-B=A+ ，然后根据1Bx1= ，设计基于 74283 的加、减运算器。其中加、减控制端 M=0 时，做加法，实现 A+B 功能；M=1 时，做减法，实现 A-B，如图 2.3 所示电路：图 2.3 基于全加器的 4 位串行(行波)进位加法器电路4根据BCD码的加法运算修正规则，列出BCD码修正逻辑方程，并根据逻辑方程设计基于74283的一位BCD码加法器，并仿真验证，用7_SEG_BCD显示运算结果。如图2.4所示电路：图2.3 基于74283的一位BCD码加法器电路5设计余3码等于二制码+0011B的规则，设计基于74283的余3码产生电路，并仿真验证，用7_SEG_BCD显示I/O结果。图2.3 基于74283的余3码产生电路四实验总结刚开始做这次实验时，很多都不。没办法，我就先拿起教才看了又看，等看出点眉目来了，大概知道了半加器、全加器、余 3 码等电路的设计和74LS48、LED 数码管等的使用。我才开始做实验，然后感觉做起来挺有感觉的。
