1、一、实验目的：秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的 100Hz 计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之对应，6 个个计数器全为 BCD 码输出，这样便于同时显示译码器的连接。当计时达 60 分钟后，蜂鸣器鸣响 10 声。二、结构组成：1、四个十进制计数器：用来分别对百分之一秒、十分之秒、秒和分进行计数；2、两个 6 进制计数器：用来分别对十秒何时分进行计数；
2、3、分频率器：用来产生 100Hz 的计数脉冲；4、显示译码器：完成对显示译码的控制。三、硬件要求：1、主芯片 EP1K100QC2083;2、 6 位八段扫描共阴极数码显示管；3、二个按键开关（归零，启动）。四、实验内容及步骤：1、根据电路特点，将此设计电路分成若干模块，规定每个模块的功能和各个模块之间的接口，然后再将各个模块和起来联试。2、了解软件各元件管理层次含义，以及模块元件之间的连接概念，对不同目录下的统一设计如何融合。3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同。4、安适配划分的管脚定位，同相关功能块元件之间的连接概念。5、所有模块用 VHDL 语言描述。五、实验源
3、代码如下：1.分频器代码：将 2.5MHz 脉冲变成 100Hzlibrary ieee;use ieee.std_logic_1164.all;entity div isport(clr,clk: in bit;q: buffer bit);end div;architecture a of div issignal counter:integer range 0 to 12499;beginprocess(clr,clk)beginif (clk=1 and clkevent) then if clr=1 thencounter=“1001“ then temp=“0101“ then tempselselselselselselledledledledledledledledledledled=“0000000“;-00H end case; end process; end a;六、课程设计总结通过秒表设计实验，加深了对 VHDL 语言设计程序的了解。学会了层次设计概念，将程序分为若干模块，分别完成各个模块，最后再将各个模块连接起来。培养同学之间的合作精神。七、秒表原理图
