1、栅侧壁隔离层对 45 nm NOR 闪存栅极干扰的影响 胡建强 仇圣棻 中芯国际集成电路制造有限公司 摘 要： 为了研究侧壁隔离层对闪存器件可靠性的影响, 分别制备了 Si3N4和 SiO2-Si3N4-SiO2-Si3N4 (ONON) 复合层作为栅侧壁隔离层的 45 nm 或非闪存 (NOR flash) 器件, 对编程后、循环擦写后的闪存器进行栅极干扰的测试, 讨论了不同栅侧壁隔离层对栅极干扰的影响。结果表明, 虽然纯氧化硅隔离层可减少NOR 自对准接触孔 (SAC) 刻蚀时对侧壁隔离层的损伤, 但其在栅极干扰时在氧化物-氮化物-氧化物 (ONO) 处有更高的电场, 从而在栅干扰后阈值电
2、压变化较大, 且由于在擦写操作过程中会陷入电荷, 这些电荷在大的栅极电压和长时间的栅干扰作用下均会对闪存器的可靠性产生负面的影响。ONON 隔离层的闪存器无可靠性失效。因此以 ONON 作为侧壁隔离层比以纯氮化硅作为侧壁隔离层的闪存器件具有更好的栅干扰性能。关键词： 栅极干扰; 侧壁隔离层; 自对准接触; 或非闪存器件; 复合介质层; 作者简介：胡建强 (1977) , 男, 浙江桐庐人, 硕士, 工程师, 研究方向为半导体闪存;E-mail: Andy_H作者简介：仇圣棻 (1972) , 女, 中国台湾人, 硕士, 研发部技术总监, 研究方向为半导体闪存。收稿日期：2017-07-04In
3、fluence of Sidewall Spacer on Gate Disturb of 45 nm NOR FlashHu Jianqiang Chiu Shengfen Semiconductor Manufacturing International Corporation; Abstract： To study the effect of sidewall spacer on the reliability of flash device, Si3N4 and SiO2-Si3N4-SiO2-Si3N4 ( ONON) composite spacer were fabricated
4、 as the spacer of 45 nm NOR flash, gate disturb was measured under a programmed state and post cycling stress respectively.The influence of different spacer material on 45 nm NOR flash gate disturb was discussed.Although the application of Si3N4, spacer can improve the self-alignment contact ( SAC)
5、etch process, it could also bring larger threshold voltage shift during gate disturb due to its higher electric field across ONO.Meanwhile, the trapped charge during cycling could also bring negative effect on reliability of flash device.The NOR flash with ONON sidewall spacer has no reliability fai
6、lure.Thus NOR flash with ONON sidewall spacer has better gate disturb performance than that with pure silicon nitride as a sidewall spacer.Keyword： gate disturb; sidewall spacer; self-alignment contact (SAC) ; NOR flash; compound dielectric layer; Received： 2017-07-040 引言受益于便携式和车载电子设备等需求的增长, 闪存已成为目前
7、发展最快的存储器件之一。或非 (NOR) 闪存器件由于其芯片内执行及较快的读取速度的特点, 适合作为程序启动和运行的存储介质。随着进入 100 nm 以下的光学曝光领域, 闪存的发展也受到了来自多方面的挑战, 如在 45 nm NOR 闪存制备工艺中为了减小 Y 方向 (平行与位线的方向) 间距而采用的自对准接触孔工艺, 这种工艺对侧壁隔离层的耐刻蚀性能要求很高, 工艺控制也非常困难;也有来自器件电学性能方面的, 如随着器件的沟道长度缩小而出现的漏电问题等;以及来自可靠性方面的, 比如为了工艺需要而引入的新型材料, 这些材料引入又常常会引入新的干扰和擦-写可持续问题等。在 45 nm NOR
8、制备工艺中, 为了能在 Y 方向间距达到设计要求, 自对准接触孔刻蚀成为了一种必须的工艺。而这种自对准接触孔的刻蚀工艺对栅侧壁隔离层的耐刻蚀能力要求较高, 即需要有较高的栅侧壁隔离层对层间绝缘氧化层的刻蚀选择比, 纯的氮化硅作为侧壁隔离层相对于加入氧化层的复合侧壁隔离层有更高的刻蚀选择比, 因而对自对准接触孔刻蚀而言氮化硅是一种更好的选择。由于闪存器件的特点和应用领域的特点要求它具有很高的可靠性, 这对其隧穿氧化层和多晶硅间的介电质氧化物-氮化物-氧化物 (oxide-nitride-oxide, ONO) 的质量提出了很高的要求。已有很多的文献对隧穿氧化层和介电质 ONO 对闪存器件的可靠性
9、的影响进行了研究1-5, 例如擦写循环和数据保持力的影响, 只有很少的文章关注了侧壁隔离层对闪存器件的可靠性的影响6, 随着器件特征尺寸的减小, 特别是 65 nm 以下的闪存工艺, 侧壁隔离层的影响会变得越来越明显。闪存的操作和阵列布局决定与被编程的器件公用同一根字线器件会有栅极干扰, 这种栅极干扰会对该器件的状态产生影响。本文对以 Si3N4及 ONON (Si O2-Si3N4-Si O2-Si3N4) 复合侧壁隔离层引起的 NOR 闪存栅极干扰问题进行了实验, 并对实验结果进行了分析讨论。1 实验本文实验中的闪存器件为尺寸节点 45 nm ETOX 浮栅结构的 NOR 闪存。使用热氧化
10、法或化学沉积法生成不同的侧壁隔离层 (Si 3N4) 和 ONON 复合隔离层, 制备工艺中的接触孔均采用经过优化的自对准刻蚀的方法形成, 以减少对侧壁隔离层的损伤。之后分别测量以 Si3N4为侧壁隔离层的闪存器件和以 ONON 为侧壁隔离层的栅极干扰特性并加以比较分析。图 1 是两种栅隔离层的相关制造流程。 (1) Si3N4栅侧壁隔离层。在控制栅刻蚀完后, 利用快速氧化法在栅的侧壁生长一层几纳米厚的氧化层以修补刻蚀对控制栅和浮栅侧壁的损伤, 随后用化学气相沉积法沉积一层 Si3N4, 接下来是侧壁隔离层 Si3N4刻蚀, 而后再沉积一层接触孔刻蚀的阻挡层 Si3N4 (图 1 (a) )
11、。 (2) ONON 栅侧壁隔离层。在控制栅刻蚀完后, 利用快速氧化法在栅的侧壁生长一层几纳米厚的氧化层, 然后用高温氧化法生长一层氧化层, 后用化学气相沉积方式沉积一层 Si3N4, 再次化学气相沉积法沉积第二层氧化层, 栅侧壁隔离层刻蚀以去掉衬底上的沉积层, 最后再沉积一层接触孔刻蚀的阻挡层 Si3N4 (图 1 (b) ) 。图 1 两种侧壁隔离层的相关制造流程 Fig.1 Process flows of two sidewall spacers 下载原图首先用两种不同的材料 (氮化硅和 ONON, 参考图 1) 作为栅侧壁隔离层进行 45 nm NOR 流片生产。分别各取若干片两种材
12、料的栅侧壁隔离层的芯片, 每个芯片上选择均匀分布的 9 个测试点进行测试, 测试方法如下。 (1) 对初始状态 (没有经过擦写循环) 的闪存器件进行编程, 并记录编程后阈值电压 Vtpgm, 并用Vtpgm-UVVT表示电子注入浮栅中的数量及由此引起的电势变化, 其中 UVVT为 Vt的增加量, 用以表示电子的注入量。V tgd-Vtpgm表示栅极干扰的严重程度。 (2) 对编写好的闪存器件进行栅极干扰, 其流程见图 2 所示。控制栅上加恒定电压 (9 V) 并持续 100 ms, 后测量其阈值电压 (V tgb) 。用此时的阈值电压减去初始的编程后的阈值电压, 记为 Vtgd-Vtpgm,
13、用以表征栅极干扰的严重程度。图 2 栅极干扰的测试流程 Fig.2 Gate disturb measurement flow 下载原图由于 Si3N4比 Si O2具有更低的能量势垒, 故在器件操作过程中更易陷入电子, 为了进一步研究嵌入电荷对 Si3N4侧壁隔离层的栅极干扰的影响, 首先对器件进行 30 K 的循环擦写, 然后在阈值电压为 5 V 左右的状态下对器件进行栅极干扰, 以下是循环擦写及之后的栅极干扰的测试条件。 擦写循环 (30 K) :写-热电子注入方式 9.5 V/3.9 V/0 V/0 V (Vcg/Vd/Vs/Vb) 脉冲时间为 10s;擦-FN 隧穿方式-9.5 V/
14、7.7 V/7.7 V/7.7 V (V cg/Vd/Vs/Vb) 脉冲时间 (t pulse) 为 50 ms, 具体条件如表 1 所示, V cg/Vd/Vs/Vb分别为控制栅、漏端、源端和衬底端所加电压。表 1 循环条件 Tab.1 Bias condition of cycling 下载原表 栅极干扰:将器件的阈值电压调整到 5 V 位置, 后在栅极上加恒定电压 (912 V) 并持续一定的时间, 并记录不同干扰时间下阈值电压的变化。2 结果与分析图 3 记录了实验中两种不同的侧壁隔离层的 Vtpgm-UVVT与 Vtgd-Vtpgm的关系, 图中分别展示了 ONON 和 Si3N4侧
15、壁隔离层的栅极干扰情况, 从图 3 中可以看出, Si3N4作为侧壁隔离层时栅极干扰更为严重。ON-ON 作为侧壁隔离层的器件表现为或较少的电子获得或较少的电子流失。而 Si3N4作为侧壁隔离层的器件表现为较多的电子流失。这种现象是与 ONON 和以 Si3N4作为侧壁隔离层的器件的栅耦合率不同有关。图 3 不同侧壁隔离层对栅极干扰的影响 Fig.3 Effects of different spacer on gate disturb 下载原图图 4 为 ETOX 浮栅闪存器件各部分电容, 根据浮栅耦合电压 (V fg) 计算公式7式中:a cg, ad, as和 ab分别为控制栅、漏端、源
16、端和衬底端对浮栅的耦合率, 可通过计算得到式中:C cg, Cd, Cs和 Cb分别表示多晶硅间 ONO 的电容、漏端电容、源端电容和隧穿氧化层电容, C total为总电容, 各部电容示意图如图 4 所示。图 4 ETOX 浮栅闪存各部分电容示意图 Fig.4 Schematic of capacitors in a ETOX flash device 下载原图由于 45 nm NOR 源端和漏端采用相同的离子注入条件, 而且两边的侧壁隔离层材质和结构也完全相同, 故 Cd=Cs, 根据栅干扰的测试条件:V d=Vs=Vb=0 V, 故式 (1) 的浮栅耦合电压可简化为代入式 (2) (6)
17、 , 得到计算并比较不同侧壁隔离层的浮栅电压可以发现, 对于以 ONON 和 Si3N4为侧壁隔离层的器件, 式 (7) 中的除了 Cd外各项均相同, 由于 Si3N4具有更高的介电常数, 即 Cd更大, 故以 Si3N4作为侧壁隔离层的器件具有更小的浮栅耦合电压 (Vfg) 。浮栅的电势是控制栅耦合的正电压与编程时电子注入的负电势的叠加。所以这种闪存器件与 ONON 为侧壁且在编程过程中具有相同的电子注入的器件比较时, 它的浮栅的电势更低, 从而浮栅和控制栅有更大的电势差或更大的电场, 而浮栅和衬底有更小的电势差。结合图 5 的结果可知, Si 3N4作为侧壁隔离层的器件的栅极干扰引起的电子
18、流失主要是通过浮栅与控制栅间的 ONO 被抽走的, 而对于 ONON 作为侧壁隔离层的器件电子从隧穿氧化层少量注入浮栅或通过浮栅与控制栅间的 ONO 被少量抽走, 都有可能发生。图 5 是 TCAD sentaurus 软件制作的栅干扰下的二维模拟图, 图中表明了以ONON 为侧壁隔离层的器件在隧穿氧化层的电场大于 ONO 的电场, 从而栅极干扰表现为载流子获得的情形 (图 5 (a) ) , 而对于氮化硅作为侧壁隔离层的器件 (图 5 (b) ) , 由于在 ONO 的电场更高 (ONO 底部的边角处最高) , 栅极干扰表现为电子是通过 ONO 被抽走。图 5 ONON 和 Si3N4 侧壁
19、隔离层器件二维电场模拟结果 Fig.5 2-D E-field TCAD simulation results of flash device with ONON and Si3N4 下载原图图 6 是 Si3N4隔离层器件在经过 30 K 擦写循环后阈值电压 (V t) 在 5 V 左右时的栅极干扰的测试数据, 从该数据看到在栅电压 (V g) 大于 11 V, 干扰时间 (tdst) 大于 500 ms 时会出现阈值电压的大幅度下降而后又回到正常的水平的现象 (图 6 中的 (3) 和 (4) ) , 这一现象的发生与闪存器件在 30 K 循环擦写后Si3N4侧壁隔离层中陷入了大量的电子电
20、荷有关, 由于编写使用的是热电子注入的方式, 故在循环擦写后有大量的热电子注入到漏端的侧壁隔离层的底部并保留在那里 (对应图 6 中 (1) 和图 7 中的 (1) ) 。这些保留在侧壁隔离层的底部热电子在后续的栅极干扰测试中由于长时间很大的电场和的作用下, 而不断向上拉并到达 ONO 附近, 并在靠近 ONO 端发生少量的隧穿到控制栅, 从而阈值电压发生一定的下降 (对应图 6 中 (2) 和图 7 中 (2) ) , 但 ONO 附近的侧壁隔离层中在长时间大电场的作用下还是积聚了越来越多的电子, 这些积聚的电子加大了控制栅和浮栅之间的电势差, 当这种电势差积聚到超过 ONO 势垒时, 浮栅
21、中电子会被大量抽走到控制栅中, 从而导致阈值电压的大幅度的下降 (对应图 6 中 (3) 和图 7 中 (3) ) 。在浮栅中电子被大量抽走后, 浮栅的电势又会迅速上升, 浮栅和衬底之间又会形成电势差使电子从衬底中隧穿到浮栅中, 从而阈值电压回到正常水平 (对应图 6 中 (4) 和图 7 中 (4) ) 。图 6 30 K 擦写循环后阈值电压是 5 V 时 NOR 闪存器件栅极干扰的测试数据Fig.6 Gate disturb of NOR flash device with intial threshold voltage of 5 V after 30 K erase cycling 下
22、载原图图 7 擦写循环和栅极干扰过程中闪存器件电荷运动示意图 Fig.7 Charge movement schematic during gate disturb of the flash device and erase cycling 下载原图3 结论通过实验和分析可以看出在 45 nm NOR 闪存中, 用 Si3N4作为侧壁隔离层的器件虽然更有利于接触孔的自对准刻蚀制程, 但它不利于器件栅极干扰, 以 Si3N4作为侧壁隔离层的器件的栅极干扰表现为电子通过 ONO 从浮栅到控制栅的抽离, 而以 ONON 作为侧壁隔离层的器件的栅极干扰或表现为少量电子通过 ONO 从浮栅到控制栅的抽离
23、, 或表现为少量电子通过隧穿层注入浮栅。由于 Si3N4在擦写循环中会陷入大量的热电子, 这些缺陷会在栅极干扰过程中带来不利影响, 实验中观察到阈值电压的大幅度下降。这些都会对闪存器件的稳定性带来不利的影响。因此, 以 ONON 作为侧壁隔离层的闪存器件比以纯 Si3N4作为侧壁隔离层的的闪存器件具有更好的栅干扰性能。参考文献1LAI S.Tunnel oxide and ETOX/sup TM/flash scaling limitationCProceedings of Nonvolatile Memory Technology Conference.Albuquerque, NM, US
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