收藏 分享(赏)

数字超大规模集成电路设计 (100).pdf

上传人:职教中国 文档编号:13950007 上传时间:2022-11-09 格式:PDF 页数:7 大小:371.86KB
下载 相关 举报
数字超大规模集成电路设计 (100).pdf_第1页
第1页 / 共7页
数字超大规模集成电路设计 (100).pdf_第2页
第2页 / 共7页
数字超大规模集成电路设计 (100).pdf_第3页
第3页 / 共7页
亲,该文档总共7页,到这儿已超出免费预览范围,如果喜欢就下载吧!
资源描述

1、9.2时钟偏差和时钟抖动9.2.2 时钟抖动时钟抖动(clock jitter)定义:空间上同一个点处时钟周期随时间的变化。抖动是一个平均值为零的随机变量绝对抖动(tjitter):某点处一个时钟边沿相对于理想参照时钟边沿在最坏情况下偏差的绝对值周期至周期抖动(Tjitter): 单个时钟周期相对于理想参照时钟时钟周期的时变偏离。(最坏情况下等于2 tjitter)ClkClktSKtJitter,1 ,iijitter clk n clk n CLKTt t T+= 在位置i处时钟抖动(Jitter)的影响CLK-tjitterTC LKtjitterCLK InCombinationalL

2、ogic tc-q , tc-q, cdtl og ictlogic, cdts u, tholdREGStjitterTCLK 2tjitter tc-q + tlogic+ tsuTCLK tc-q+ tlogic+ tsu+ 2tjitter因此,抖动会降低性能Skew 和Jitter 共同作用的影响loglog22jitter clk q ic suclk q ic su jitterT t t ttTt t t t+ + + + + +T最长时钟周期(最低时钟频率)发生在:TT信号竞争最容易发生在:小结负时钟偏差会带来性能的降低,正偏差会使竞争更容易发生时钟抖动总是导致性能降低并增加竞争发生的风险在设计中通常要尽力减小时钟偏差,但有时也利用它来解决竞争问题。在设计中总是尽力减小时钟抖动。

展开阅读全文
相关资源
猜你喜欢
相关搜索

当前位置:首页 > 高等教育 > 大学课件

本站链接:文库   一言   我酷   合作


客服QQ:2549714901微博号:道客多多官方知乎号:道客多多

经营许可证编号: 粤ICP备2021046453号世界地图

道客多多©版权所有2020-2025营业执照举报