1、4.5.2.2级数可变时逻辑路径的尺寸优化4.5.2 逻辑路径优化的尺寸优化1()NNjjNHDp=+N有最优值反相器链的最优级数对于给定负载 , CL和给定的输入电容 Cin寻找最优的级数（最优级比 f）()1/1NDNF =+()exp 1f f= +（超越方程）ln0NNDFFFNN=+ =反相器链：最优等效扇出 f最优的等效扇出f与反相器链中的自载系数 的关系 ：()ff += 1expFor = 0, f = e, N = lnFFor = 1, fopt= 3.6fopt数值解f对 tp的影响典型自载情况： =1归一化延时ff 大于最优值并不会过多的影响延时，但能减少所要求的缓冲器
2、级数和实现面积。 通常 f = 4。缓冲器设计111186464646442.881622.6Nf tp16465281834154 2.8 15.3a27幻灯片 6a27 对于路径负载较大的情况，可以通过在路径中插入缓冲器来提高延时、减小功耗。adm, 2011/12/13随机组合逻辑中缓冲器级数优化与反相器链的情况类似，可得到为达到最短延时，在逻辑链中插入的反相器个数为：当负载和第一级的输入电容给定时，假设实现所要求功能的逻辑部分为 n1级。假设为达到最短延时，在逻辑链中需插入 N - n1级反相器，使总共有 N 级。1/1/ln0NNDHHHNN=+ =1/3.63.6( 1), log
3、NhH N H= =原 n1级门的总本征延时，与 N无关null=nullnullnullnullnull+nullnullnull+nullnull逻辑链总延时 (D)对于级数 (N)的敏感程度延时对N并不敏感，一般选取h=4，N=log4H(h=6) (h=2.4)a26幻灯片 9a26 在确定了N和h后我们可以推算各级逻辑门的尺寸系数。adm, 2011/12/13根据逻辑努力定义，单位尺寸的逻辑努力为 g的逻辑门的输入电容当其尺寸系数为 s1时，它的输入电容逻辑门输入电容关系式nullnull=nullnullnullnullnullnullnull null nullnullnullnullnullnullnullnullnulla26幻灯片 12a26 在确定了N和h后我们可以推算各级逻辑门的尺寸系数。adm, 2011/12/13
