1、Review,2018/6/22,Logic and Computer Design Fundamentals,考试题型,填空题 20%选择题 20%逻辑运算与化简 1015%分析题 1520%设计题 2530 %,第一章 数字计算机与信息,数字系统：数字信号，典型数字系统。计算机内信息表示法数制进位计数制的概念和十、二、十六、八制数的表示不同进位数制之间的转换编码的概念及带符号二进制数的编码 *。真值、指定长度的机器数：原码、反码、补码。十进制数的二进制编码：BCD码字符编码：ASCII各种信息的编码,第二章 组合逻辑电路,布尔代数(Boolean)的概念变量与真值的关系，二值逻辑和门三种基
2、本运算：与或非基本运算法则与电路符号，基本运算公式、规则、反演，对偶规则基本逻辑电路与其逻辑特性与、或门的开、关门特点，异或的同相、反相性质逻辑函数的化简公式化简、最小项，最大项、卡诺图化简、蕴涵项，任意项不同函数形式的变换及与最小项的关系函数的五种表示形式真值表、逻辑解析式、波形图、卡诺图、逻辑电路图高阻输出(三态门，传输门)。,第三章 组合逻辑设计,组合电路定义,模块与层次设计逻辑门的主要参数Fan-in、Fan-out、Noise Margin、Cost for a gatePropagation Delay、Power、电路成本正、负逻辑信号延时、上升和下降时间、时钟上升和下降沿概念。
3、组合逻辑电路分析、设计方法可编程技术：ROM、PAL、PLA、CPLD、FPGA、*LUT,第三章 组合函数及相应电路,计算机中的常用组合逻辑电路（功能芯片）译码器、编码器、数据选择器（多路复用选择器）、数据分配器、数据比较器、奇偶检测器。组合函数的实现技术译码器与或门多路复用器（加反相器）ROMs，PLAs，PALs*Lookup Tables（LUT）使能信号（EN，OE）的作用,第四章 算术函数及相应电路,组合电路的调用（重复，迭代）结构 (Iterative combinational circuits)算术函数加、减、乘、增量函数及运算补码运算半加器及全加器函数及电路设计多位全加器、
4、全减器及设计超前进位进位传递与延迟，进位函数：generate, Gi、propagate, Pi算术逻辑单元(ALU)实现方法 *,第五章 时序电路,时序电路概念和组成输出方程、激励函数、次态方程、输出方程类型时序电路类型电路延迟模型锁存器与触发器(Next Slide)状态表、状态图同步时序电路分析(Nest Slide)电路和系统级时序分析，时序电路各路径的时序成分分析计算米利型和穆尔型电路分析时序电路设计(Next Slide),锁存器与触发器,S-R锁存器的原理、特征表、特征方程，内部电路分析，不确定状态的原因及出现条件D锁存器、D触发器的原理、特征表、特征方程，内部电路分析JK触发
5、器、T触发器的行为、特征表、特征方程脉冲触发和边沿触发的概念，脉冲触发的一次性采样行为原因锁存器和触发器的时序，建立时间、保持时间、传输延迟等各种时序成分各种触发器的图形符号,同步时序电路分析,根据给定电路，写出输出方程和激励函数/次态方程；列出状态真值表；列出时序电路的次态；4、作状态表和状态图；分析时序电路的外部性能；对电路进行评述，通常需检查自恢复功能及画出时序波形图,时序电路设计,写出规格说明书系统描述 从问题陈述中得出状态图和状态表状态赋值 为状态表中的每个状态赋二进制代码得到触发器的输入方程 - 选择触发器的类型，从状态表的次态栏得到触发器的输入方程确定输出方程 - 从状态表的输出
6、栏得到输出方程优化 优化触发器的输入方程和输出方程工艺映射 根据方程画出电路图，并映射到触发器和门工艺验证 验证最终设计的正确性,第七章 寄存器和寄存器传输,寄存器的概念、设计模型和结构门控时钟、并行加载控制移位寄存器的概念、结构串行输入、左移、右移、并行加载计数器的功能、类型纹波计数器的结构、工作原理、优缺点同步计数器的结构、工作原理、优缺点进位链、并行进位、并行加载采用同步时序电路设计方法设计模n计数器采用输出结果反馈的方法设计模n计数器寄存器传输操作基本概念寄存器传输语言、基本微操作、条件传输原理、多寄存器传输的三种基本结构、原理和优缺点RTL与硬件描述语言的关系,第九章 存储器基础,存
7、储器基本概念定义、RAM、地址、基本数据单元和操作存储器的组织地址、字长和存储单元个数之间关系存储器的基本结构框图地址线、数据线、控制线存储器的读写操作时序概念读、写过程中各信号的时序、DRAM的访问时序静态RAM和动态RAM的基本概念静态存储器SRAM结构、动态存储器DRAM结构、区别DRAM控制电路与刷新两次（分时）地址加载，先加载行地址后加载列地址存储器的字扩展和位扩展方法同步SDRAM的突（猝）发读的基本概念,几个概念,数字系统离散系统，逻辑系统，使用逻辑变量逻辑变量取值True，False，0，1两种电路类型组合电路输出仅仅取决于电路的输入时序电路输出（次态）不但取决于电路的输入，还
8、取决于电路的输出状态（现态）,几个概念,进制转换码机器内部表示：原、1s补，2s补整数，小数求反求补编码外部表示ASCII，BCD，余3码，Gray码,逻辑,输入-输出之间的因果关系布尔函数，布尔表达式德摩根定律基本电路与或非，异或（同或）门的控制功能开关功能OC门，三态门，总线,逻辑化简与证明,真值表穷举法基本逻辑关系逻辑恒等式使用K-Map注意使用反演定律和对偶法则，简化化简过程,Example,2-6 （e）,=(B+C)(BC+AB+AC)=BC+ABC+ABC=BC+ABC,使用K-Map化简 F=AB+AC+BCD+BCE+BDE,Example,BCD-7 Segment LED
9、 Display， Example3-3，Table 3-2,Example 3-4 分析？,器件,译码器编码器数据选择器（多路复用器）,门阵列逻辑,Example PLA,组合电路和函数,一个例子在宿舍内只有一盏灯，但有三张床。现在要在每张床的床头各安装一只开关，它能独立地控制这盏的开关。要求用最少的门电路设计此电路。第一步： 逻辑抽象将开关作为输入变量：S1、S2、S3控制灯电路输出变量：F 变量赋值： 开关按下“1”，开关弹起“0” 输出灯亮“1” ， 灯暗为“0”第二步 Truth Table,Cont,第二步：真值表第三步：表达式第四步：化简（K-Map）第五步：逻辑图,门的控制作用
10、,门，逻辑关系门，控制作用例如，Enabling Circuits,译码，译码扩展，使用译码器,2-4 Decoder3-8 Decoder4-16 Decoder2-4 Line Decoder with Enable,Encoder,Octal-to-Binary Encoder4输入带优先权的编码器,多路复用器,组合函数的实现,布尔函数以下和最小项有关使用译码器使用多路复用器使用PLA（ROM，PAL，FPGA，LUT）,Example,使用3-8译码器实现 一位二进制加法器,Example,多路复用器实现全加器,Example Multiplexer Implementation of
11、 4-Variable Function,输入选取变量连接 前3个变量（ A B C）最后一位变量D 与 输出 F 或者常量0、1建立逻辑关系,PLA Example,Arithmetic Function and Circuits,Half Adder and Full Adder,Adder,串行进位（行波进位）加法器,Adder,并行(先行)进位,And ,乘法器其他运算电路递增递减与常数乘除填0和扩展,时序电路,离散信号锁存器Latch存储状态，稳定的状态1或0，一定条件下可变状态触发器Flip-Flops每次触发，其状态只能变化一次的锁存器主从触发 SR边沿触发 D消除了主从触发器的
12、“一次性采样”可能导致的错误状态的变化,时序电路设计,状态表状态图激励方程，输入方程输出方程波形图时序图逻辑图,Example 5-4,状态图/表使用D FF 设计,根据状态表，得到D FF的输入方程和 电路的输出方程得到电路设计：,触发器类型,Table 5-8SR，D，JK，T,Register,寄存器保存数据寄存器门控的概念寄存器的基本操作存储数据传输操作寄存器组基本运算load, count, shift, add, bitwise OR ,寄存器标记和RTL,标记R2, PC, IRR1(1), PC(7:0), AR(L)R1 R2, PC(L) R0)R0 MAR, R3 MPC
13、 ) 存储器地址RTL Register Transfer Lanquege,Conditional Transfer,If (K1 =1) then (R2 R1) is shortened to K1: (R2 R1) where K1 is a control variable specifying a conditional executionof the microoperation.,控制表达式（与本图无关）X K1 : R1 R1 + R2X K1 : R1 R1 + R2 + 1,n个源的多路复用器寄存器传送,Bidirectional Shift Register,在移位寄存
14、器的每个D触发器前放置一个四选一多路选择器，可以实现右移、左移、并行加载、保持功能,Counter,Ripple Counter 纹波计数器延迟大，慢Synchronous Counters同步计数器延迟小（触发器），快,Ripple Counter (continued),Each additional bit, C, D, behaves like bit B, changing half as frequently as the bit before it.For 3 bits: (C,B,A) = (0,0,0), (0,0,1), (0,1,0), (0,1,1),(1,0,0),
15、(1,0,1), (1,1,0), (1,1,1), (0,0,0), ,Synchronous Counters,Other Counters,See text for:Down Counter - counts downward instead of upwardUp-Down Counter - counts up or down depending on value a control input such as Up/DownParallel Load Counter - Has parallel load of values available depending on contr
16、ol input such as Load Divide-by-n (Modulo n) Counter 模 n 计数器Count is remainder of division by n which n may not be a power of 2 orCount is arbitrary sequence of n states specifically designed state-by-stateIncludes modulo 10 which is the BCD counter,Add path for input dataenabled for Load = 1Add log
17、ic to:disable count logic for Load = 1disable feedback from outputsfor Load = 1enable count logic for Load = 0and Count = 1The resulting function table:,Counter with Parallel Load,Fig 7-15,Register Transfer,Multiplexer-Based Bus-BasedThree-State BusOther Transfer Structures - Use multiple multiplexe
18、rs, multiple buses, and combinations of all the above,Memory,definitionsRandom Access Memory (RAM) 随机存储器Static RAM (SRAM) integrated circuitsCells and slicesCell arrays and coincident selectionArrays of SRAM integrated circuitsDynamic RAM (DRAM) integrated circuits 动态存储器DRAM TypesSynchronous (SDRAM)
19、Double-Data Rate (DDR SRAM)RAMBUS DRAM (RDRAM)Arrays of DRAM integrated circuits,Memory Block Diagram,A basic memory system is shown here:k address lines are decoded to address 2k words of memory.Each word is n bits.Read and Write are single control lines defining the simplest of memory operations.,
20、Basic Memory Operations,读或写使能信号定义为具有精确时序信息的时钟信号（如读时钟、写选通等）使能信号只是一个接口信号 有时存储器完成操作后还会给出一个应答信号Memory Operation TimingRead timingWrite timingRAM Integrated Circuits,Cell Arrays,Making Larger Memories,构造大存储器Using the CS linesAddress, data, and R/W lines in parallel, Using the decoded higher order address
21、 bits to control CS. Using the 4 1 Bit memory construct a 161-Bit memory. ,Making Wider Memories,构造多位存储器Tie the address and control lines in parallel and Keep the data lines separate. For exampleMake a 44-bit memory from 4, 4-word by 1-bit memories Note: Both 161 and 44 memories take 4-chips and hol
22、d 16 bits of data.,Dynamic RAM - Block Diagram,Block Diagram See Figure 9-14 in textRefresh Controller and Refresh Counter刷新控制器 控制DRAM的刷新操作刷新计数器 产生存储器行地址Read and Write OperationsApplication of row address 施加行地址 RASApplication of column address 施加列地址 CASWhy is the address split?为什么要分割？Why is the row address applied first?为什么要先施加行地址？,DRAM（P420）,三种刷新RAS控制刷新:加载行地址线后RAS由1变为0时刷新CAS先于RAS有效刷新先CAS由1变为0,接着RAS由1变成0启动刷新隐藏刷新正常读操作结束时刷新。CAS保持为0，RAS高低循环变化刷新周期集中式刷新：1664ms分散式刷新: 15.6s,SDRAM时序-突(猝)发长度 = 4,1,2,3,4,5,6,7,8,Thats AllThanks, C U!,
