1、第4章 存储系统及半导体存储器,4.1 存储系统与半导体存储器分类 4.2 存储器层次结构与译码电路4.3 随机存储器（RAM）4.4 只读存储器（ROM）4.5 CPU与存储器的连接4.6 高速缓存Cache及其工作原理,4.1 存储系统与半导体存储器的分类,4.1.1 存储系统,计算机的 存 储 器,外存储器,作用：用于存放当前运行的程序和数据，是主机一部分。 特点：通常用半导体存储器作为内存储器。内存速度较高，CPU可直接读写。,作用：用于存放暂时不用的程序和数据。 特点：容量大、速度较低、CPU不能直接读写。,内存储器,存储系统 通过软、硬件结合，形成了内存-外存的存储层次，即存储系统
2、。,6.1 存储系统与半导体存储器的分类,4.1.1 存储系统,速度方面，内存比CPU大约慢一个数量级，存在速度匹配的瓶颈。 在CPU和内存中间增加一层高速Cache，又构成了高速缓存（Cache）-内存层次。要求Cache速度与 CPU速度匹配或接近。 完全由硬件来实现高速缓存-内存的地址映像技术。 高速缓存（Cache）-内存层次解决提高存储速度问题,内存-外存存储层次解决了大容量和低成本的矛盾。,6.1 存储系统与半导体存储器的分类,内存一般用来存放当前活跃的程序和数据。目前主要采用半导体存储器，使用随机存取方式,外存用于存放当前不活跃的程序和数据。一般采用软盘、硬磁盘、光盘、优盘,ca
3、che用在CPU与内存之间，在交换信息时起缓冲作用。,CacheCPU,内存储器,外 存 储 器,2个层次三级体系：,4.1.2 半导体存储器的分类及特点,1. 半导体存储器的分类,按器件原理分：有双极型、MOS型存储器；,分类,新近推出闪速存储器（Flash），既具有RAM易读、 写、体积小、集成度高、速度快等优点，又 有ROM断电后信息不丢失等优点。,按存取方式分：有随机存取（RAM）和只读存储 器（ROM）；,按存储原理分：有静态（SRAM）和动态（DRAM）,4.1.2 半导体存储器的分类及特点,4.1.2 半导体存储器的分类及特点,2. 半导体存储器的性能指标,性能指标:功耗、可靠性
4、、容量、价格、集成度、存取速度从功能和接口电路角度，最重要是芯片的存取容量和速度。（1）存储容量 存储容量是指存储器存放二进制信息的总位数 即：存储容量=存储单元数单元的位数。 芯片的容量通常采用比特（Bit）作为单位。如N8、N4、N1这样的形式来表示芯片的容量 (集成方式) 。 计算机中一般以字节B（Byte）为单位，如256KB、512KB等。大容量的存储器用MB、GB、TB为单位。,4.1.2 半导体存储器的分类及特点,2. 半导体存储器的性能指标,（2）存取时间 是反映存储器工作速度的一个重要指标，是指从CPU给出有效的存储器地址启动一次存储器读/写操作，到该操作完成所经历的时间。
5、读操作：存取时间就是读出时间，即从地址有效到数据输出有效之间的时间，通常在101102ns之间。 写操作：而对一次写操作，存取时间就是写入时间。（一般大于读）（3）存取周期 指连续启动两次独立的存储器 读/写操作所需的最小间隔时间 注意! 存在内部操作的恢复时间， 读/写周期=读出/写入时间+恢复时间。,读周期时间写周期时间,4.1.2 半导体存储器的分类及特点,2. 半导体存储器的性能指标,（4）可靠性 指存储器对环境温度与电磁场等变化的抗干扰能力。 大规模集成电路结构的平均无故障时间一般都在几千小时以上。（5）集成度 对于半导体存储器来说，集成度是一个重要的衡量指标。集成度是指在平方毫米芯
6、片上集成基本电路的数量。 其它技术指标还有功耗、性价比等指标，其中功耗含维持功耗和操作功耗。,4.1.2 半导体存储器的分类及特点,3. 半导体存储器的特点,（1）RAM的分类及特点 按器件原理分：双极型和MOS型 双极型RAM 主要TTL型、ECL型。 MOS型RAM。 静态SRAM 动态DRAM,特点是集成度介于双极型RAM与动态RAM之间，不需要刷新，易用电池备用电源，功耗也在双极型和动态RAM之间。,特点是存取速度高，但集成度低、功耗大、成本高。目前主要用于速度要求高的微型机中。,信息会自然丢失，须（2ms）定时刷新。集成度最高，比静态RAM功耗低，价格便宜。,4.1.2 半导体存储器
7、的分类及特点,3. 半导体存储器的特点,（1）RAM的分类及特点 按器件原理分：双极型和MOS型 双极型RAM MOS型RAM。分静态SRAM 、动态DRAM 集成随机存储器IRAM,IRAM是将动态存储器的刷新逻辑电路和DRAM集成在一起，具有DRAM的高集成度，不需要外部刷新电路和使用方便等,IRAM特点,4.1.2 半导体存储器的分类及特点,3. 半导体存储器的特点,（2）ROM的分类及特点 掩膜只读存储器MROM,掩膜只读存储器MROM是芯片厂家用用光刻工艺掩膜对存储器进行编程，一旦制造完毕，其内容就不可更改。,4.1.2 半导体存储器的分类及特点,3. 半导体存储器的特点,（2）RO
8、M的分类及特点 掩膜只读存储器MROM 可编程只读存储器PROM,可编程只读存储器PROM 允许用户烧断管子熔丝的方法一次性写入，一旦写入也不可更改。,4.1.2 半导体存储器的分类及特点,3. 半导体存储器的特点,（2）ROM的分类及特点 掩膜只读存储器MROM 可编程只读存储器PROM 可擦除只读存储器EPROM,EPROM允许用户由专用编程器完成多次写入信息。写入之前应先擦除原来写入的信息。用紫外光照射15分钟左右，芯片中信息被擦除。,4.1.2 半导体存储器的分类及特点,3. 半导体存储器的特点,（2）ROM的分类及特点 掩膜只读存储器MROM 可编程只读存储器PROM 可擦除只读存储
9、器EPROM 可电改写的只读存储器EEPROM,即用特定的电信号对其进行在线擦除、改写操作，因此很方便。特点是写入时电压要求较高（12V以上）、速度较慢。保存信息100年。,4.1.2 半导体存储器的分类及特点,3. 半导体存储器的特点,（2）ROM的分类及特点 掩膜只读存储器MROM 可编程只读存储器PROM 可擦除只读存储器EPROM 可电改写的只读存储器EEPROM 闪速存储器（Flash Memory）,特点是在不加电的情况下可以长期保存数据，又具有非易失性，还可以在线进行快速擦写与重写，兼有EPROM和SRAM的优点。,4.2 存储器层次结构及译码电路,4.2.1 存储器层次结构 把
10、不同存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中。 主要由高速缓冲存储器Cache、主存储器和辅助外存组成。,4.2.1 存储器层次结构,呈现金字塔形结构，越往上存储器件的速度越快，CPU的访问频度越高；同时价格也越高，系统拥有量越小。,4.2.1 存储器层次结构,寄存器位于塔顶端，数量有限、存取速度最快。向下依次是Cache、主存储器、辅助存储器。位于塔底的存储设备，其容量最大，每位价格最低，但速度最慢。,4.2.1 存储器层次结构,狭义三层： Cache、内存、外存。广义四层： 加上CP
11、U寄存器构成微处理器四层存储体系。 存储器的层次结构主要体现在缓存主存和主存辅存这两个存储层次上。,4.2.2 存储器片内译码,1.译码器的译码原理译码（解码）：输入二进制代码 对应的控制信号。译码器：一个有多个输入和多个输出的组合电路。,输入n与输出m关系 2n=m,4.2.2 存储器片内译码,0,111,10,1,0,01,0,A1 A0,01,1 1 1,111,1,4.2.2 存储器片内译码,（1）单译码方式（一维译码）,（2）双译码方式（二维译码）,单译码特点： 译码电路简单；同样的存储单元，需要较多的输入线。,地址线分成两组，一组作为行地址译码选择，另一组作为列地址译码选择，这样构
12、成一种二维地址译码方式。,4.2.2 存储器片内译码,二维的矩阵方式广泛应用在集成电路中。 12根输入线 一维译码 212=4096 需要4096根输出线 二维译码 212=4096 需要64+64=128输出线,4.3 随机存储器（RAM）,4.3.1 静态存储器（SRAM）,由两个增强型的NMOS反相器交叉耦合而成,1,1,0,0,1,0,1.存储过程：正反馈,2.译码：行列均有效,3.读取：经控制管输 出到I/O线,4.特点:集成度低，功 耗较大。 速度快，稳定； 无刷新电路。,4.3.1 静态存储器,1. 型号介绍 SRAM的不同规格，如2101（2564位）、2102（1K1位）、
13、2114（1K4位）、4118（1K8位）、6116（2K8位） 已停产，很难买到。,现在常用型号：6264（8K8位）和62256（32K8位）等。,2. 6116 6116是2KB静态存储器芯片。,4.3.1 静态存储器,表4-1 HM6116真值表,4.3.2 动态读写存储器（DRAM）,1. 动态读写原理,DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为1和0。 特点：集成度高，功耗低。 速度慢于SRAM，需要不断刷新。,写入时：写选线为1，T1导通；写入的数据通过T1管存储到T2管的Cg电容中。,4.3.2 动态读写存储器（DRAM）,1. 动
14、态读写原理,DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为1和0。 特点：集成度高，功耗低。 速度慢于SRAM，需要不断刷新。,读出时：先给预充脉冲，T1导通，使读数据线寄生电容Cg充电到VDD，然后启动读选线为1，进行读出操作。,4.3.2 动态读写存储器（DRAM）,2. DRAM的刷新,刷新即对基本存储电路进行补充电荷 就是每隔一定时间（一般2ms）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变。,（1）正常读/写存储器也是一次刷新（2）每隔2mS单独周期性刷新一次结构上是采用按行刷
15、新-其时间称为刷新周期。内部划分成小矩阵，这样所有的矩阵同时进行刷新。,4.3.2 动态读写存储器（DRAM）,三种刷新方式（1）集中刷新方式,在最大刷新时间间隔中，集中在一个时间段对芯片的每一行都进行刷新。 优点是存储器的利用率高，控制比较简单。但不适合实时性较强的系统使用。,将各刷新周期安排在每个正常读写周期之后。 刷新方式的时序控制比较简单，对存储器的读写没有长时间的“死区”。但刷新过于频繁，存储器的效率过低。,根据存储器需要同时刷新的最大行数，计算出每一行的间隔时间，通过定时电路提出刷新请求进行一次刷新操作。 现大多数计算机都采用的是异步刷新方式。,（2）分散刷新方式,（3）异步刷新方
16、式,4.3.2 动态读写存储器（DRAM）,3. DRAM芯片举例,目前常用的有4164（64K1Bit）、41256（256K1Bit）、41464（64K4Bit）和414256（256K4Bit）等类型。,（1）DRAM 4164的存储芯片结构,4.3.2 动态读写存储器（DRAM）,（2） 414256的存储芯片结构,组成： 存储阵列 读出放大器与I/O门控制电路 行地址缓冲/译码器列地址缓冲/译码器数据输入/出缓冲器刷新控制/计数器时钟发生器,4.3.2 动态读写存储器（DRAM）,（2） 414256的存储芯片结构,存储器访问:行和列地址两次输入 首先锁存9位行地址A8A0; 然后
17、再锁存9位列地址A8A0。 经译码选中存储单元，在读/写控制信号控制下读取信息。,4.3.2 动态读写存储器（DRAM）,（2） 414256的存储芯片结构,刷新： 读出时须预充电，即每次读写均一次刷新。 需要每8ms刷新一次。刷新时通过在512个行地址间按顺序循环进行刷新，可以分散刷新，也可以连续刷新。,4.3.2 动态读写存储器（DRAM）,（3）增强型动态存储芯片,1M4位EDRAM的结构框图,20位内存地址 高11位 低9位（2048行） （512列）,A10A0,A8A0,下一次读优先比较行地址，行地址相同时，从缓冲行读出对应列。否则，如上驱动。,两优点： 读出期间可同时刷新；允许在
18、写操作完成的同时启动同一行的读操作。,4.3.2 动态读写存储器（DRAM）,要点：1.数据线与芯片位数一致，一般为8位居多；2.控制线一般具有读、写、片选信号；3.地址线随芯片存储容量线性变化。 1K单元：1024=210 10根地址线 2K=11根， 4K=12根 8K=13根 但二次锁存地址的芯片有差别。,4.4 只读存储器(ROM),4.4.1 掩膜ROM,4.4.2 可擦编程只读存储器(EPROM),反向电压,1. EPROM的存储单元电路,PN结势垒,D、S之间导通,EPROM 27C64 A0A12：是13 位地址线。 D0D7：是8 位数据线。,4.4.2 可擦编程只读存储器(
19、EPROM),2. 典型EPROM芯片,（2716、2732停产）、2764、27128、27256等。 27C64、27C128、27C256等CHMOS型。,27C64引脚图,4.4.2 可擦编程只读存储器(EPROM),27C64读出时序,27C64 的工作方式,4.4.3 电可擦只读存储器(EEPROM),擦除：若VG的极性相反也可以使电荷从浮空栅流向漏极；还可按字节擦除。,编程：隧道二极管，它在第二栅与漏极之间电压VG的作用下，使电荷通过它流向浮空栅。,4.4.4 Flash（闪速）存储器,闪速存储器是以单晶体管EPROM单元为基础。,具有可靠的非易失性、电擦除性；经济的高密度，低成
20、本；固体性；可直接执行。能够用于程序代码和数据存 储的理想媒体；迅速清除整个器件所有内容，可字节操作； 擦除和重新编程几十万次。擦写速度快，接近于RAM。,4.5 CPU与存储器的连接,问题引入：,实验箱,4.5 CPU与存储器的连接,问题引入：,用户应用板1,用户应用板2,4.5 CPU与存储器的连接,4.5.1 连接存储器的基本问题 1. 把握要领-紧扣三总线,CPU与存储器连接示意,AB 地址总线与容量对应；均经锁存器与M全部对应相连接。,DB数据总线根据4、8位不同，分别与高8位或低8位对应连接。,4.5.1 连接存储器的基本问题,2. 综合考虑的因素1）CPU总线的带负载能力 可加驱
21、动器或缓冲器,2）速度匹配与时序控制 尽量选快速芯片,3） 数据通路匹配 存储器以字节为，16位或32位数据，放连续的几个内存单元中，称为“字节编址结构”。（奇、偶体）,4）合理的内存分配 分为ROM区和RAM区,单元的位数与其数据线数相对应：,3.存储器的片选与地址分配,1) 正确连接存储器的关键点 合理分配存储空间，并正确译码！ 芯片的片选信号 和 字选 控制,芯片单元与地址线数相对应,芯片选择：在芯片地址线位数的基础上扩展地址线，,3.存储器的片选与地址分配,片内地址：由存储器芯片上地址线编码决定。,扩展多芯片时解决2 个问题：,扩展线位数n 与扩展芯片N的关系为 2n= N,2) 地址
22、线位数扩展及地址分配,3.存储器的片选与地址分配,例如扩展4片4KB字节的存储器，则第3只芯片的地址：,A11 A00 0 0 0 0 0 0 0 0 0 0 0B000H1 1 1 1 1 1 1 1 1 1 1 1BFFFH 12位芯片内地址,同容量存储芯片的地址线扩展 扩展的地址编码放在高位，芯片地址编码放在低位。,最低最高,A15 A14 A13 A12 1 0 1 1 1 0 1 1 3位扩展地址,不同容量存储芯片地址线扩展 以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。,3.存储器的片选与地址分配,例如 扩展1 片4K 字节和1 片8K 字节存储器。,A14A13 A1
23、2A11 A08KB芯片1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000H 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 5FFFH,4KB芯片0 1 0 0 0 0 0 0 0 0 0 0 0 0 2000H 0 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFFH,插入无关位的第二种方法（可扩展的地址线充足时）,不同容量存储芯片地址线扩展 以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。,3.存储器的片选与地址分配,例如 扩展1 片4K 字节和1 片8K 字节存储器。,A15A14A13 A12A11 A08KB芯片1 0 0 0 0
24、0 0 0 0 0 0 0 0 0 0 8000H(A000H) 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 9FFFH(BFFFH),4KB芯片0 1 0 0 0 0 0 0 0 0 0 0 0 0 4000H(6000H) 0 1 1 1 1 1 1 1 1 1 1 1 1 1 4FFFH(6FFFH),4.5.2 存储器的译码方法,1. 线选译码法,方法：用某一扩展位直接作为片选信号。,优点：无译码电路，线路简单，成本低。,缺点：有地址重叠现象,浪费大量的存储空间。,图6.24 存储器线选译码电路图,4.5.2 存储器的译码方法,1. 线选译码法,方法：用某一扩展位直接作
25、为片选信号。,优点：无译码电路，线路简单，成本低。,缺点：有地址重叠现象,浪费大量的存储空间。,图6.24 存储器线选译码电路图,A14A13A12 在同一时刻只能有一位为0 其中：A12=0 选中片1，地址空间为6000H6FFFH； （A15的无关）重叠区域之一为E000HEFFFH; A13=0 选中片2，地址空间为5000H5FFFH； A14=0 选中片3，地址空间为3000H3FFFH。,A2 A1 A0 Yi 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,4.5.2 存储器的译码方法,74LS-138是常用的3-8译码器,图6.6
26、,片选控制,译码逻辑,0,1,1,0,1,1,1,0,1,1,1,0,2. 全译码法,常用译码器有双2-4译码器、3-8译码和4-16译码器等。,4.5.2 存储器的译码方法,2. 全译码法,方法：低位地址线作片内字选；高位扩展线全部参加译码。,缺点：需加译码电路,优点：无地址重叠现象，地址空间唯一性。,6.25 全译码法的存储器系统电路图,4.5.2 存储器的译码方法,3. 混合译码法,一部分空余地址线参加译码 一部分用于线选连接,图6.26,片选方式的选择要根据系统复杂程度综合分析确定。,4.5.3 存储器与CPU的连接,1. 存储器的分体结构,8086CPU有16位数据线高8位 、 低8
27、位存储体,为何要分体： 存储芯片数据线8位，CPU数据线=16位,80486CPU有32位数据线4个8位的存储体 486四个存储体的选择信号：BE0 BE3 Pentium有8个存储体的体选信号： BE0BE7,4.5.3 存储器与CPU的连接,1. 存储器的分体结构,4.5.3 存储器与CPU的连接,1. 存储器的分体结构,有效选中高8位（奇数体）,A0=0选中低8位（偶数体）,高位512k8,低位512k8,二者均有效=00时，选中16位字,4.5.3 存储器与CPU的连接,N1位芯片，扩展N个字节，用8片并列成一组； 1K4位芯片，扩展1KB,要用2片并列成一组。,2. 位扩展,用多块存
28、储器芯片重叠使用。并成一个字节或字长的存储体。 主要是数据线按位排列，存放数据的某个对应位，并行连接到CPU的数据线上。 组内每片的地址线、控制线并在一起；再与CPU的相应信号线连接。,4.5.3 存储器与CPU的连接,2. 位扩展,读写片选控制线组内并联,组内各芯片地址线并联,数据线按位组分别连接DB,4.5.3 存储器与CPU的连接,2. 位扩展,扩展第二组,读写片选控制线组内并联,组内各芯片地址线并联,数据线按位组分别连接DB,4.5.3 存储器与CPU的连接,3. 字扩展,要领：各位组地址线、数据线、读写控制线横向延伸串联。片选线经译码器分别连接！,组2,组1,组4,组3,扩展容量25
29、6B4组=1KB（组内2564位2片）,4.5.4 CPU与存储器典型连接,1. 设计地址译码电路,步骤：（1）确定(扩展)地址线数（2）确定地址分配（3）画地址分配图和位图（4）画出地址译码电路图并连接,实用中，应尽可能选择大容量片，以简化电路和减少板卡面积。,4.5.4 CPU与存储器典型连接,例如 27C64和62C64构成32KB的EPROM和32KB的SRAM(0000H0FFFH）。,（1）确定地址线数,64KB连续地址空间需要16根,4.5.4 CPU与存储器典型连接,(3) 画出地址分配表和地址位图,(2) 确定地址分配 考虑地址连续，设计ROM占用前32KB,地址范围0 7F
30、FFH；RAM占用后32KB,地址范围8000 0FFFFH。,4.5.4 CPU与存储器典型连接,（4）画出地址译码电路,问题！芯片内地址连续，但不适应分体结构,4.5.4 CPU与存储器典型连接,(3)画出分体结构地址分配表和地址位图,(2)确定地址分配,4.5.4 CPU与存储器典型连接,(4) 画出地址译码电路,4.5.4 CPU与存储器典型连接,前述64KB分存储体例题，与8086连接电路如下：,2.存储器与8086 CPU的连接,4.5.4 CPU与存储器典型连接,前述64KB分存储体例题，与8086连接电路如下：,ROM的偶数体是0、2片，奇数体是1、3片； RAM的偶数体是4、
31、6片，奇数体是5、7片。,2.存储器与8086 CPU的连接,4.5.4 CPU与存储器典型连接,前述64KB分存储体例题，与8086连接电路如下：,奇数体的1、3片和5、7片数据线接到CPU的高8位D15D8；,偶数体的0、2片和4、6片数据线接到CPU的低8位D7D0；,2.存储器与8086 CPU的连接,4.5.4 CPU与存储器典型连接,前述64KB分存储体例题，与8086连接电路如下：,问题：部分译码有地址重叠！也可以用A19A18A17高位译码，中间插入无关位。,2.存储器与8086 CPU的连接,4.5.4 CPU与存储器典型连接,延伸一：改用128K8，扩成1024KB存储器。
32、（片上17线，总20线）,观察改动！译码：A19A18片内：A17A1容量：512KB2,2.存储器与8086 CPU的连接,4.5.4 CPU与存储器典型连接,2.存储器与8086 CPU的连接,延伸二：改用128K8，扩成1024KB存储器为全RAM。,思考：仅全部改接成RAM应改动那些连线？,RAM,RAM,RAM,RAM,4.6 高速缓存Cache及其工作原理,在慢速的DRAM和快速CPU之间插入速度较快、容量较小的SRAM，起到缓冲作用，又不使成本上升过高。,原因：程序访问的局部性。对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。 加之循
33、环程序段和子程序段要重复执行多次。,方法：不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到Cache，然后再与CPU高速传送，从而达到速度匹配。,4.6.1 Cache的工作原理,4.6.1 Cache的工作原理,操作：CPU对数据请求时，通常先访问Cache；不命中再访问存储器，获取的同时，也把它拷进Cache 。,命中率： Cache空间与主存空间保持适当比例的映射关系，命中率还会较高的。,图6.34 CPU访问Cache和内存关系图,4.6.2 Cache的组织方式,地址映像：CPU把内存数据复制到Cache时，将内存地址经某种函数处理后，写入Cache标志字段的过程。,地址
34、变换：在程序执行时，把主存地址变换为访问Cache地址的过程。,Cache与内存的三种映像关系 1.全相联映像方式 要将主存的全部地址写入Cache的标志字段。内存的一个区块可以映像到Cache的任何一个地方。,1.全相联映像方式,图6.35 全相联映像规则图 图6.36 联映像地址变换过程,比较：主存的整个地址与Cache中的每一个单元的标志字段比较。,优点：冲突概率最低，Cache利用率最高。缺点：全比较而使查表速度难以提高，且控制线路复杂，成本太高。适宜小容量Cache。,2.直接映像方式,内存中每一块只能一一对应到Cache的（唯一的）相应位置上。仅将主存的区段号写入Cache的标志字
35、段。,比较：仅主存区段号=标志字段内容？,访问：主存区段内偏移地址去访问Cache一个单元。,唯一对应映像关系,直接映像优点：硬件控制电路简单，只需容量较少的按地址访问的区号标志表存储器，且访问Cache与访问区号表、比较区号表的操作同时进行。直接映像缺点：最致命Cache块冲突率高。只要两个或以上的经常使用的块恰好被映像到Cache同一个块位置上时，就会使Cache的命中率急剧下降。,2.直接映像方式,3. 组相联映像方式,内存的一个区块可以映像到Cache几个特定的区块中。 原理：将Cache空间和内存地址空间都分成组，各组之间是直接映像，但组内各块则是全相联映像。 当分组中每一组块数为“
36、1”时，就成了直接映像；当每一组块数和Cache块数相同时就成了全相联映像。 优点：是命中率比直接映像方式稍高。 缺点： 是控制器比较复杂。,6.6.3 Cache 的数据更新方法,问题提出： Cache与内存数据不一致。 数据传送时，Cache更新，内存未变； DMA传送时，内存更新，Cache未变。 1. Cache已更新，内存未更新 （1）通写方式 CPU写Cache时，Cache控制器立即写对应内存。,4.6.3 Cache 的数据更新方法,问题提出： Cache与内存数据不一致。 数据传送时，Cache更新，内存未变； DMA传送时，内存更新，Cache未变。 1. Cache已更新
37、，内存未更新 （1）通写方式 （2）缓冲通写方式 Cache和内存之间增加一个缓冲器。 要改写的数据先存在缓冲器中，在CPU进入下一个操作时，缓冲器的内容才被写入内存。,4.6.3 Cache 的数据更新方法,问题提出： Cache与内存数据不一致。 数据传送时，Cache更新，内存未变； DMA传送时，内存更新，Cache未变。 1. Cache已更新，内存未更新 （1）通写方式 （2）缓冲通写方式 （3）回写方式 Cache每个区块都设置一个更新标记位， CPU对Cache中某一块写入后，更新标志位置“1”。 当Cache中区块要被新的内存区块替换时，如更新位=1时，则Cache控制器先把
38、Cache现有的内容写入内存相应位置，并把更新标志清“0”，再做替换。,4.6.3 Cache 的数据更新方法,2. 内存已更新， Cache未更新 有4种防止方法 （1）总线监视法 由Cache控制器随时监视系统地址总线，若有数据写入内存，并与Cache中区块号对应，则自动将Cache中的区块标记为“无效”，并由控制器对Cache进行更新。 （2）硬件监视法 外加硬件电路，使Cache本身能观察到内存中已映像区块的所有操作。 一种办法是将所有其它部件对内存的存取都通过同一个Cache来完成。 另外一个办法是广播式：给每一个部件都配备各自Cache，广播更新。,4.6.3 Cache 的数据更新方法,（3）划出不可高速缓存存储区法 在内存中划出一个区域作为各个部件的共享区，这个区域的内容永远不能被取到Cache， CPU对这个区域的访问也必须是直接的，而不能通过Cache来进行。 （4） Cache清除法 是将Cache中已经更新的内容写回到内存，同时清除Cache中所有的数据。如果在进行一次这样的内存写入时，系统中的所有的Cache做一次大清除。,本章结束,
