1、。一、单项选择题（ 30分，每题 2分）D WHEN条件句中的选择值或标识符所代表的值必须在表达式1以下关于适配描述错误的是B的取值范围A 适配器的功能是将综合器产生的网表文件配置于指定的目标器7 以下哪个程序包是数字系统设计中最重要最常用的程序包B件中，使之产生最终的下载文件A STD_LOGIC_ARITHB适配所选定的目标器件可以不属于原综合器指定的目标器件系B STD_LOGIC_1164列CSTD_LOGIC_UNSIGNEDC适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D STD_LOGIC_SIGNEDD 通常， EDAL 软件中的综合器可由专业的第三方EDA 公司提8
2、 基于 EDA 软件的 FPGA / CPLD设计流程为：原理图/HDL文本输供，而适配器则需由FPGA/CPLD供应商提供入 A 综合适配时序仿真编程下载硬件测试。2VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包A 功能仿真B 逻辑综合C配置D 引脚锁括实体与结构体两部分，结构体描述D。定A 器件外部特性B 器件的综合约束9 不完整的 IF 语句，其综合结果可实现DC器件外部特性与内部功能D 器件的内部功能A 三态控制电路B 条件相或的逻辑电路3下列标识符中，B是不合法的标识符。C双向控制电路D 时序逻辑电路A State0B 9moonC Not_Ack_010 下列语句中
3、，属于并行语句的是AD signallA 进程语句B IF 语句C CASE 语句D FOR4 以下工具中属于 FPGA/CPLD集成化开发工具的是D语句A ModelSimBSynplify Pro11 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的C MATLABD QuartusII一种表示转化成另一种表示的过程；在下面对综合的描述中，C5进程中的变量赋值语句，其变量更新是A。是错误的。A 立即完成B按顺序完成A综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLDC在进程的最后完成D 都不对的基本结构相映射的网表文件6 以下关于 CASE 语句描述中错误的是
4、AB综合可理解为，将软件描述与给定的硬件结构用电路网表文件A CASE 语句执行中可以不必选中所列条件名的一条表示的映射过程，并且这种映射关系不是唯一的B除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取C综合是纯软件的转换过程，与器件硬件结构无关值，否则最末一个条件句的选择必须加上最后一句“WHEND为实现系统的速度、 面积、性能的要求， 需要对综合加以约束，OTHERS= ”称为综合约束C CASE 语句中的选择值只能出现一次12 CPLD 的可编程是主要基于什么结构D。-可编辑修改 -。A 查找表（ LUT ）B ROM 可编程C PAL 可编程D 与或阵列可编程13 以下器件中
5、属于Altera公司生产的是BA ispLSI 系列器件B MAX 系列器件C XC9500 系列器件D Virtex系列器件14.在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是DA if clkevent and clk = 1 thenBif clkstableandnot clk = 1 thenC if rising_edge(clk) thenD if notclkstableand clk = 1 then15 以下关于状态机的描述中正确的是BA Moore型状态机其输出是当前状态和所有输入的函数B与 Moore型状态机相比， Mealy型的输出变化要领先一个时钟周期C
6、Mealy型状态机其输出是当前状态的函数D 以上都不对二、 EDA 名词解释，写出下列缩写的中文含义（10 分，每题 2 分）1 FPGA ：现场可编程门阵列2 HDL ： 硬件描述语言3 LE：逻辑单元4 FSM ： 有限状态机5 SOPC： 可编程片上系统-可编辑修改 -。三、程序填空题（20 分，每空 2 分）以下是一个模为60 （ 059 ）的 8421BCD码加法计数器VHDL 描述，请补充完整LIBRARY IEEE;Use IEEE.std_logic_1164.all；ENTITY ta ISPORT ( CLK : IN STD_LOGIC ;SHI: OUT INTEGER
7、 RANGE 0 TO 9;GE:OUT INTEGER RANGE 0 TO 9) ;END ;ARCHITECTURE bhv OFtaISSIGNALSHI1,GE1:INTEGERRANGE0TO9;BEGINPROCESS (CLK)BEGINIFCLK EVENTANDCLK= 1thenIF GE1 = 9 THENGE1 = 0 ;IFSHI1=5THENSHI1=0;ELSESHI1=SHI+1;END IF;ELSEGE1=GE1+1;END IF;END IF;END PROCESS ;GE = GE1;SHI=SHI1;END bhv;四、程序改错题（仔细阅读下列程序后
8、回答问题，12 分）1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 ENTITY ga IS4 PORT ( CLK : IN STD_LOGIC ;5Q: OUT STD_LOGIC_VECTOR(3DOWNTO 0) ;6 END gb;7 ARCHITECTURE bhv OF ga IS8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);9 BEGIN10 PROCESS (CLK)11BEGIN12IF RISING_EDGE(CLK) begin13IF Q1 “1001 ”THEN14Q1 = Q1
9、+ 1 ;15ELSE16Q1 0);17END IF;18END IF;19 END PROCESS ;20 Q = Q1;-可编辑修改 -。21END bhv;程序编译时，提示的错误为：Error: Line 12: File e:myworktestga.vhd: VHDL syntax error: Ifstatement must have THEN, but found BEGIN insteadError:Line14:Filee:myworktestga.vhd:Subprogramerror:cantinterpret subprogram call请回答问题：在程序中存在两
10、处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号）答 :（1 ）12 行 begin改为then（ 2 ）第 2 行和第 3 行见加 USE IEEE.STD_LOGIC_UNSIGNED.ALL;五、程序设计题（28 分）Process(S)BeginIF S= 0Then Q=A;ELSE Q=B;END IF;END PROCESS END bhv;2.下图为某一状态机对应的状态图，试用（ 18 分）0S01S10000100100VHDL 语言描述这一状态机。11 试用 VHDL 描述一个外部特性如图所示的数据选择器，S 为控制端口。（10 分）Library IEEE;U
11、se IEEE.std_logic_1164.all;Entity sjxz ISPort(A,B,S:in std_logic;Q:out std_logic);END entity sjxz;Architecture bhv of sjxz IS1S31S2011111100Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Entity FSM1 ISPORT(clk,rst:in std_logic;In1:in std_logic;Out1:out std_logic_vector(3 do
12、wnto 0);-可编辑修改 -。END entity FSM1;END IF;Architecture bhv of FSM1 ISEND process;TYPE FSM_ST IS(S0,S1,S2,S3);END bhv;Singnal C_ST:FSM_ST;BeginProcess(clk,rst)BeginIF rst=1 then C_STIF In1= 1 then C_ST=S1;ELSE C_ST=S0;END IF;Out1IF In1= 0 then C_ST=S2;ELSE C_ST=S1;END IF;Out1IF In1= 1 then C_ST=S3;ELSE C_ST=S2;END IF;Out1IF In1= 0 then C_ST=S0;ELSE C_ST=S3;END IF;Out1=”1111”;END CASE;-可编辑修改 -。THANKS !致力为企业和个人提供合同协议， 策划案计划书，学习课件等等打造全网一站式需求欢迎您的下载，资料仅供参考-可编辑修改 -
