1、報告題目：內嵌式電延遲自我測試策之設計 Design a Built-In Circuit Delay Self Testing Methodology報告人：南台科大 MA030116 劉祐成,VLSI測試理論期末報告,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,動機,內嵌式延遲自我測試(DBIST)電，自動產生測試樣本測試。晶片延遲測，提供時脈時間幫助掃描鏈獲取輸出延遲資，避免測試錯誤。以BIDT的延遲資與輸入的延遲資進比對，達到快速測試與低測試成本。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中
2、華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,內嵌式電延遲自我測試架構,游標延遲線(VDL)作為電延遲測架構，將VDL測電與掃描鏈結合。可減少VDL 測電中D_FF與MUX，低面積與功耗。正反器轉換為可掃描型態的正反器，並將其起，稱為掃描鏈。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,電延遲自我測試之架構,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,VDL架構,VDL(Vernier Delay Line)
3、游標延遲線是一簡單且解析高之自我測試架構。種延遲時間同的BUF構成延遲線，BUF間的延遲差為測電之解析，D_FF為取值用。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,VDL原理,Ref為代測電路(CUT)輸入端，Data為代測電路(CUT)輸出端起初，Ref領先Data；經過數級BUF後，Ref落後DataRef領先Data，DFF為1； Ref落後Data，DFF為0,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,代測電路延遲量,
4、量測每級延遲量，並與DFF抓取的到值為1的數量相乘，即為CUT延遲量 t：每一級之延遲量m : DFF抓取值為1之級數T：CUT延遲時間T = m * t,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,BUF類型,BUF採用中正大學0.18um，延遲時間如下表，選用延遲時間最接近之BUFD1及BUFDX,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,與並式測電,改變傳統式的VDL測架構，提出新型VDL 測電架構。新架構具備掃描鏈與輸出功
5、能。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,串列式VDL,串列式結構單純，但傳輸級數過長，每級穩定度不足，最大18ps，最小6ps，電晶體數量與功耗龐大。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,並列式VDL,排列方式不同，平均解析度提高至7.8ps，穩定度良好，但電晶體數量與功耗大，layout體積龐大，若繞線前後BUF位置不一，會造成電路解析度失真。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958
6、月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,串並列式VDL量測結果-類型一I,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,串並列式VDL量測結果-類型一II,結構繁雜，需額外加入XOR與傳輸閘。較傳統降低面積與功耗。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,串並列式VDL量測結果-類型二I,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,
7、串並列式VDL量測結果-類型二II,類型二將類型一並列量測結構換為串列式解析度較差電晶體數精簡，功耗較類型一小，不會發生BUF擺放位置產生的解析度失真,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,串並列式VDL量測結果-類型三I,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,串並列式VDL量測結果-類型三II,電晶體數量及功耗較類型二少高解析度,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,結論,內建自我測試中，VDL量測電路是常用之電路之一，靠BUF間延遲時間得差距或得高解析度，但體積極功耗龐大；無論傳統串列或新型串並列式，穩定度均不理想，是由於解析度高時，穩定度相對就差之緣故。,鄭經華教授、楊秋茂,“內嵌式電延遲自我測試策之設計”,中華民國958月31日,逢甲大學,半導體與光電產業研發碩士班,碩士論文,
