1、EDA 技术实验实验指导书（配 DXT-B3 型 EDA 实验开发系统）海南师范大学物理与电子工程学院1实验一 简单门电路设计与仿真一、实验目的1、熟悉 MAX+plus软件的使用方法2、通过实验掌握组合逻辑电路的 EDA 原理图输入设计法，通过电路的仿真和硬件验证，学会对实验板上的 FPGA/CPLD 进行编程下载，进一步了解门电路的功能。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。1、输入、输出信号分析输入信号：4 路数据，用 D0、D
2、1、D 2、D 3表示；两个选择控制信号，用S1、S 0表示。输出信号：用 Y 表示，它可以是 4 路输入数据中的任意一路，究意是哪一路完全由选择控制信号决定。示意框图如图 1-1 所示。输入数据4 选 1数据选择器 Y 输出信号D0D1D2D3S1 S0选择控制信号图 1-1 4 选 1 数据选择器示意框图22、真值表表 1-1 4 选 1 数据选择器的真值表输入 输出D S1 S0 YD0 0 0 D0D1 0 1 D1D2 1 0 D2D3 1 1 D33、逻辑表达式0130120101 SDSY四、实验内容1、编辑 4 选 1 数据选择器的原理图在 MAX+plus图形编辑方式下，从
3、maxplus2max2libprim 元件库中调出 4 选 1 数据选择器设计所需要的元件，包括 4 个三输入端与非门、1 个四输入端与非门和 2 个非门。按照图 1-2 所示的原理电路，完成 4 选 1 数据选择器原理图输入设计。图 1-2 所示的原理电路图 1-2 中，D3、D2、D1 和 D0 是数据输入端，S1 和 S0 是控制输入端，Y 是数3据输出端。2、设计文件存盘与编译以 mux41.gdf 为文件名保存在工程目录中。执行 MAX+plus的“Compiler”命令对设计文件进行编译。3、仿真设计文件在 MAX+plus波形编辑方式下，编辑 mux41.gdf 的波形文件，并
4、完成输入信号 D3、D2、D1 和 D0，控制信号 S1 和 S0 电平的设置。波形文件编辑结束后以mux41.scf 为波形文件名存盘。执行启动仿真器“Simulator”命令，仿真开始，观察仿真波形进行设计电路的功能验证。4、引脚锁定本实验选择的目标芯片为 EPF10K10LC84-4，在 DXT-B3 实验开发系统中进行硬件验证。5、编程下载与硬件验证完成引脚锁定后，再次对设计文件编译，然后打开 DXT-B3 的电源，执行MAX+plus的“Programmer”命令，将 4 选 1 数据选择器设计文件下载到 DXT-B3的 EPF10K10LC84-4 目标芯片中。硬件验证数据选择器的
5、功能是否正确。五、实验报告详细叙述 4 选 1 数据选择器的设计流程；给出仿真图和选择器的延时情况；最后给出硬件测试流程和结果。4实验二 七人表决器的设计一、实验目的1、初步了解 VHDL 语言；2、学会用行为描述方式来设计电路。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理1、用七个开关作为表决器的 7 个输入变量，输入变量为逻辑“1”时表示表决者“赞同” ；输入变量为“0”时，表示表决者“不赞同” 。输出逻辑“1”时，表示表决“通过” ；输出逻辑“0”时，表示表决“不通过” 。当表决器的七个输入变量中有 4 个以上（含 4 个）为“1”时，则表决
6、器输出为“1” ；否则为“0” 。2、七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用VHDL 语言设计七人表决器时，也有多种选择。常见的 VHDL 语言描述方式有行为描述、寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。3、采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大于或等于 4 时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”不通过为“0” ）并将这些状态值相加，判断状态值和即可选择输出。四、实验内容1.编写上述电路的 VHDL 源程序，并进
7、行编译。2.锁定引脚。3.编程下载与硬件验证。 五、设计提示1初次接触 VHDL 语言应注意语言程序的基本结构，数据类型及运算操作符；2了解变量和信号的区别；3了解进程内部顺序执行语句及进程外部并行执行语句的区别。六、实验报告要求根据以上的实验内容写出实验报告，包括七人表决器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程：给出程序分析报告、仿真5波形图及其分析报告。6实验三 四位全加器一、实验目的通过实验让学生熟悉 MAX+plus的 VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。二
8、、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理4 位全加器可看作 4 个 1 位全加器串行构成，具体连接方法如下图所示：由 1 位全加器构成 4 位全加器连接示意图采用 VHDL 语言设计时调用其附带的程序包，其系统内部会自行生成此结构。四、实验内容4.编写 1 位全加器 full_add1 的 VHDL 源程序，并进行编译。5.利用元件例化语句编写 4 位全加器 full_adder4 的 VHDL 源程序，并进行编译和仿真。6.锁定引脚。7.编程下载与硬件验证。 b sa 3 coutcinb sa 2 coutcinb sa 0 coutcin
9、b sa 1 coutcinB3A3B2A2B1A1B0A0CinS3COS2S1S0C0 C0C1C0C2C07五、设计提示调用 STD_LOGIC_UNSIGNED 包。先设计一个一位的全加器包括三个输入端：a，b，cin（进位输入） ，两个输出端：s（和） ，cout（进位输出） 。四位串行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为 a0,a1,a2,a3,b0,b1,b2,b3,cin 输出端口分别为s0,s1,s2,s3,cout。在实验中只需要先描述一位全加器，然后用 component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器
10、。六、实验报告要求根据以上的实验内容写出实验报告，包括 4 位全加器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程：给出程序分析报告、仿真波形图及其分析报告。实验四 七段译码器的设计一、实验目的1、学习 7 段数码显示译码器设计；2、学习 VHDL 的多层设计方法。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套三、实验原理1、七段数码显示工作原理（共阴极接法） abcdefg abcdefgabcdefg82、显示代码概念9 的显示代码四、实验内容1、画出 7 段译码器的原理框图。2、编写 7 段译码器 VHDL 源程序。3、在
11、MAX+plus软件上编译和仿真。4、锁定管脚。5、编程下载与硬件验证。6、记录系统仿真和硬件验证结果。五、实验报告要求根据以上的实验内容写出实验报告，包括 7 段译码器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。abcdefgabcdefg1101 字型 显 示 代 码abcdefg11000111001101110011109实验五 用状态机实现序列检测器的设计一、实验目的1、了解状态机的设计；2、用状态机实现序列检测器的设计。二、实验仪器设备1、PC 机一台2、DXT-B3 型 EDA 实验开发系统一套二、实验
12、原理序列检测器在数据通讯，雷达和遥测等领域中用于检测同步识别标志。它是用来检测一组或多组由二进制码组成的脉冲序列信号。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出标志 1，否则，输出 0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位都与预置数的对应码相同。对于“1110010”序列信号，电路需记忆初始状态、1、11、111、1110、11100、111001、1110010 这 8 种状态。三、实验内容与要求1、预习序列检测器原理并写出预习报告；2、设计一个 7 位检测序列信号“1110010”的序列检测器；3、画出 ASM 图；4、用 VHDL 语言编写出源程序；5、在 MAX+plus软件上编译和仿真，并下载到下载板 FPGA 芯片中验证结果。四、实验报告要求根据以上的实验内容写出实验报告，包括序列检测器原理的叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。实验提示：在 clk 的上升沿将待检测的序列 Din 与预置数 D 的高位到低位依次进行比较，再设置一个计数器，如果相同，那么计数器的值加 1，否则计数器的值为 0，到最后如果计数值为 7，则 Din 与 D 相同。
