1、EDA 设计 II 史耀亮 电子工程与光电技术学院 0810210232EDA 设计实验报告基于 QuartusII 的多功能数字钟设计院系：电子工程与光电技术学院专业：电子信息工程学号：0810210232姓名：史耀亮指导老师：蒋立平时间：2011 年 4 月 25 日4 月 28 日EDA 设计 II 史耀亮 电子工程与光电技术学院 08102102321多功能数字钟摘要：利用 QuartusII 软件采用模块化设计方法、自顶向下设计理念，设计一个具有 24 小时计时功能的电子钟。实验全部用 VHDL 语言编写。软件仿真调试成功后编译下载至可编程实验系统 SmartSOPC 中进行硬件测试
2、。实现并充分领略硬件设计软件化的精髓。关键词：数字钟 模块化 硬件Abstract：Using the QuartusII software to design a digital-bell that has timing function for 24 hours with modular design method and top-down concept. The whole experiment is written in VHDL. After emulating and debugging successfully, translate and edit the code. The
3、n, download the result to the programmable SmartSOPC system and test in hardware. Realizing the soul of designing hardware by software.Key word: digital-bell modular hardwareEDA 设计 II 史耀亮 电子工程与光电技术学院 08102102322目录一、 设计内容简介-3二、 设计要求-3三、 方案论证（整体电路设计原理）-3四、 子模块设计原理-41、 脉冲产生电路-42、 计时电路-53、 显示电路-104、 清零电
4、路-145、 校时校分电路-146、 整点报时电路-157、 闹钟设定电路-168、 音乐闹钟电路-179、 电路模块总图-21五、 实验中遇到的问题及解决方法-28六、 结论-29七、 实验心得-29八、 参考文献-29EDA 设计 II 史耀亮 电子工程与光电技术学院 08102102323一、 设计内容简介设计一个数字钟，可以完成 24 小时的计时功能，并在控制电路的作用下具有清零、快速校分、快速校时、整点报时、音乐闹钟等功能。二、 设计要求1、 基本要求（1） 能进行正常的时分秒计时功能；（2） 分别由六个数码管显示时、分、秒的计时；（3） 可进行系统的清零操作；（4） 可进行系统的快
5、速校分操作；（5） 可进行系统的快速校时操作；提高部分要求（1） 时钟具有整点报时功能（当时钟计时到 5953时开始报时，在 5953、5955、5957 时报时频率为 1KHZ，在 5959时报时频率为 3KHZ） ；（2） 闹钟设定功能；（3） 音乐闹钟功能；三、 方案论证本实验在实现实验基本功能的基础上，加入了整点报时、音乐闹钟功能。下图为实验功能方框图：EDA 设计 II 史耀亮 电子工程与光电技术学院 08102102324数字计时器基本功能是计时。整个数字计时器的计数部分共包括 6 位：时十位、进个位、分十位、分个位、秒十位和秒个位。首先需要获得具有精确振荡时间的脉冲振荡信号，以此
6、作为计时电路的时序基础。本实验可以使用的振荡频率源为 48MHZ，通过分频获得所需脉冲频率（1HZ，1KHZ，3KHZ） 。其中 1HZ 用来作为时、分、秒的时钟端。设计一个模 60模块，对 1HZ 脉冲进行秒计数，产生秒位；同时用秒位的进位信号作为分位即另一个模 60模块的使能端；而分的进位信号则用来作为小时的使能端，小时是一个模 24 的模块。显示功能采用动态显示。通过一组控制信号与 6 个显示块相连。当前显示数码块用低电平选通后，即对该位进行译码并将译码结果送上数码管，从而显示数字。清零电路采用高电平工作、低电平清零模式。用一个变量控制计数模块内部的显示值。当清零端为高电平时，计数器内部
7、的显示值正常跳变；当清零端为低电平时，即强制该值为 0。从而实现了清零功能。校分校时电路采用信号通知机制。当校分键切换至 0 时，即通过两个变量分别通知秒位与时位停止计数，而分接收的进位信号则恒为 1，每一秒跳变一次。直至校分键切换至0，恢复正常计数。校时键工作流程及原理与校分键同。整点报时功能可以通过组合逻辑电路实现，在 VHDL 中即用一个逻辑表达式对计数器中特定的时刻送出的高电平信号进行与、或、非的运算，从而产生一个选通信号，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以特定频率发音报时，当时钟计时到 5953时开始报时，在 5953、5955 、5957 时报时频率为 1KHZ，在
8、5959时报时频率为 3KHZ。闹钟设定功能。闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。设定一个闹钟使能键，按下该键后进入闹钟设定界面，此时校分校时开关用于调节闹钟时间，对正常计时没有影响，且此时七段数码管显示的是闹钟时间，恢复使能键后对设定的闹钟时间没有影响。闹钟设定了一个开关键，可以在闹钟响铃的一分钟其间将其关掉。音乐闹钟功能即闹钟的声音用音乐实现。用一个使能端与音乐模块相连，当闹钟时间与当前显示时间值相等时，使能端即置为高电平。音乐模块接收到该信号，就开始启动。输出信号与整点报时功能信号或之后接入蜂鸣器。音乐模块工作时产生一个 4Hz 的节拍信号。随后把七个音节对应的
9、频率分别赋值给七个变量。根据网上下载的曲谱进行编码。从而完成整个音乐模块功能。四、 子模块设计原理1、 脉冲电路产生原理实验板上振荡源为 48MHZ，为获得秒脉冲信号和报时电路中需要的音频，需要对该振荡进行分频处理。处理的过程示意如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Hz_1 ISPORT(CLK_IN:IN STD_LOGIC;CLK_OUT:OUT STD_LOGIC);END Hz_1;ARCHITECTURE FUN OF Hz_1 ISEDA 设计 II 史耀亮 电子工程与光电技术学院 08102102325SIGNAL
10、 NUMBER:INTEGER RANGE 0 TO 24000000;SIGNAL CURRENT_CLK:STD_LOGIC;BEGINCLK_OUTCYCLE_ZHICYCLE_ZHICYCLE_ZHICYCLE_ZHICYCLE_ZHICYCLE_ZHIDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTD
11、ATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_
12、OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUTDATA_OUT COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER COUNTER NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE
13、NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE
14、NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE NOTE CLK,CLK_OUT=INNER_CLK);U2:Second_60 PORT MAP(CLK_MAIN=INNER_CLK,CLK_SPEED=CLK_SPEED_Z,KONGZHI=CONTROL,JINWEI=T1,ZB_53=ZB_S_53,ZB_55=ZB_S_55,ZB_57=ZB_S_57,Z
15、B_59=ZB_S_59,CHECK_M_F=CHECK_1,CHECK_H_F=CHECK_2,SECOND_HIGH=BCD_SECOND_HIGH,SECOND_LOW=BCD_SECOND_LOW);U3:Minute_60 PORT MAP(CLK_MAIN=INNER_CLK,CLK_SPEED=CLK_SPEED_Z,CHECK_IN=CHECK_IN_M,KONGZHI=CONTROL,NAOLING_M=NAOLING_1,CHECK_S_T_M=CHECK_1,ENABLE=TTTT1,JINWEI=T2,ZB_59=ZB_M,MINUTE_HIGH=BCD_MINUTE_
16、HIGH,MINUTE_LOW=BCD_MINUTE_LOW);U4:Hour_24 PORT MAP(CLK_MAIN=INNER_CLK,CLK_SPEED=CLK_SPEED_Z,CHECK_IN=CHECK_IN_H,KONGZHI=CONTROL,NAOLING_H=NAOLING_2,CHECK_S_T_H=CHECK_2,ENABLE1=TTTTT1,EDA 设计 II 史耀亮 电子工程与光电技术学院 081021023227ENABLE2=TTTT2,HOUR_HIGH=BCD_HOUR_HIGH,HOUR_LOW=BCD_HOUR_LOW);U5:Led_deng PORT
17、MAP(CHOOSE_BEGIN=CHOOSE_L,DATA_IN1=BCD_HOUR_HIGH,DATA_IN2=BCD_HOUR_LOW,DATA_IN3=BCD_MINUTE_HIGH,DATA_IN4=BCD_MINUTE_LOW,DATA_IN5=BCD_SECOND_HIGH,DATA_IN6=BCD_SECOND_LOW,CHOOSE_LAST=CHOOSE,DATA_OUT=SHOW);U6:Cycle PORT MAP(CLK=INNER_CLK2,CYCLE_ZHI=CHOOSE_L);U7:Men PORT MAP(T=T1,TT=CHECK_IN_H,TTT=CHECK
18、_IN_M,TTTT=TTTT1);U8:Men PORT MAP(T=T2,TT=CHECK_IN_M,TTT=CHECK_IN_H,TTTT=TTTT2);U9:Yumen PORT MAP(T=TTTT1,TT=CHECK_IN_H,TTTTT=TTTTT1);U10:Hz_3k PORT MAP(CLK_IN=CLK,CLK_OUT=INNER_CLK2);U11:Hz_1k PORT MAP(CLK_IN=CLK,CLK_OUT=INNER_CLK3);U12:Zyumen PORT MAP(T1=ZB_M,T2=ZB_S_53,T3=ZB_S_55,T4=ZB_S_57,T5=ZB
19、_S_59,T6=INNER_CLK3,T7=INNER_CLK2,TT=T3);U13:Naoling PORT MAP(GUAN_NAO=S_NAO,NAOLING_QIE=NAOLING_Q,EDA 设计 II 史耀亮 电子工程与光电技术学院 081021023228NAOLING_M=NAOLING_1,NAOLING_H=NAOLING_2,KONGZHI=CONTROL,DATA_OUT0=NAOLING_M);U14:Yumen PORT MAP(T=T3,TT=TT3,TTTTT=FENG_MING);U15:music PORT MAP(M=NAOLING_M,CLK1=CL
20、K,CLK1L=INNER_CLK3,BEEP=TT3);END FUN;最终设计模块图：五、 实验中遇到的问题及解决方法 1、 一开始没用动态显示分析解决：在设计电路的时候，没注意到应该设置成动态显示，故 6 个七段显示数码管用了 42 个输出端，发现无法配置管脚，后对显示机制作了修正，使其可以用位控信号和显示信号进行动态显示。2、 数码管全部显示为 8分析解决：这个现象比较奇怪。经分析，应该是扫描频率过高。故又产生一个 3KHz 的扫描解决了这个问题。3、 加入闹钟功能后，一开开关就响音乐分析解决：闹钟的使能端未与输入使能信号相关联，造成以上结果。故加入使能端判断后，解决了这个问题。EDA
21、 设计 II 史耀亮 电子工程与光电技术学院 081021023229六、 结论 本实验利用 QuartusII 软件设计仿真了在满足基本要求的基础上带闹钟显示功能的数字钟，编译后下载至 SmartSOPC 实验系统中，实际效果与预期一致。在整个设计过程中，自学了 VHDL 语言的一部分，并将其运用到电路的设计中去，全部电路完全用 VHDL 编写。但由于时间限制及所学知识的不足，系统功能还不完善，希望能在以后的学习中进一步学习 VHDL 语言，体会它的强大功能。七、 实验心得 这次实验历时 4 天，进一步深化了我对电路设计软件化的认识。实验一开始，在老师讲解结束后，我决定挑战自我，自学 VHDL 语言，并把整个电路设计全部用 VHDL 编写。实际过程较为艰辛，但磨刀不误砍柴工，终于基本完成了任务。在此次实验中，我有如下体会：1、 系统设计要进行充分的方案论证，不可盲目就动手去做；2、 实验中对每一个细节部分都要进行全面思考，对特殊情况要进行处理；3、 数字电路的理论分析要结合时序图；4、 遇到问题，要认真思考，分析问题的所在，每一种解决方案都要有理论依据，不可盲目更改电路；5、 遇到问题要极积思考，并学会自己解决问题。八、参考文献1、蒋立平、姜萍、谭雪琴、花汉兵编 数字逻辑电路与系统设计 电子工业出版社2、南京理工大学电子技术中心编 EDA 设计实验指导书
