1、IDSP 系统课程设计-调制解调器系统设计II目 录引言 - 1 -一、设计目的和任务 - 2 -二、设计内容与要求 - 2 -三、设计方案 - 3 -3.1、系统整体的结构图 - 3 -3.2、工作原理 - 3 -3.2.1调制 - 4 -3.2.2解调 - 4 -3.3、硬件原理图 .- 6 -四、系统实现 .- 13 -4.1、硬件部分 .- 13 -4.2、软件部分 .- 13 -4.2.1、调制程序 .- 13 -4.2.2、解调程序 .- 16 -4.3、结语 - 22 -五、心得体会 .- 23 - 1 -引言FSK（ Frequency-shift keying） ： 频 移
2、键 控频 移 键 控 是 利 用 载 波 的 频 率 变 化 来 传 递 数 字 信 息 。 它 是 利 用 基 带 数 字 信 号 离 散 取 值 特 点 去键 控 载 波 频 率 以 传 递 信 息 的 一 种 数 字 调 制 技 术 。 是 信 息 传 输 中 使 用 得 较 早 的 一 种 调 制 方 式 ,它 的 主 要 优 点 是 : 实 现 起 来 较 容 易 ,抗 噪 声 与 抗 衰 减 的 性 能 较 好 。 在 中 低 速 数 据 传 输 中 得 到 了广 泛 的 应 用 。 最 常 见 的 是 用 两 个 频 率 承 载 二 进 制 1 和 0 的 双 频 FSK 系 统
3、 ， 即 2FSK 系 统 。 二进制频移键控（2-FSK ） 频移键控是利用两个不同频率 f1 和 f2 的振荡源来代表信号 1 和 0，用数字信号的 1 和 0 去控制两个独立的振荡源交替输出。技 术 上 的 FSK 有 两 个 分 类 ， 非 相 干 和 相 干 的 FSK。 在 非 相 干 的 FSK， 瞬 时 频 率 之 间 的 转移 是 两 个 分 立 的 频 率 。 在 另 一 方 面 ， 在 相 干 频 移 键 控 或 二 进 制 的 FSK ， 是 没 有 间 断 期 在 输出 信 号 。 在 数 字 化 时 代 ， 电 脑 通 信 在 数 据 线 路 （ 电 话 线 、 网
4、 络 电 缆 、 光 纤 或 者 无 线 媒 介 ） 上 进 行 传输 ， 就 是 用 FSK调 制 信 号 进 行 的 ， 即 把 二 进 制 数 据 转 换 成 FSK信 号 传 输 ， 反 过 来 又 将 接 收 到 的FSK信 号 解 调 成 二 进 制 数 据 ， 并 将 其 转 换 为 用 高 ， 低 电 平 所 表 示 的 二 进 制 语 言 ， 这 是 计 算 机 能够 直 接 识 别 的 语 言 。随着现代通信技术的发展，软件化的通信思想趋于成熟。用DSP芯片或者通用CPU芯片作为无线通信的硬件平台，而尽可能多的用软件来实现通信功能，是现代通信领域广泛使用的方法。随着DSP芯
5、片性价比的提高，其在通信、自动控制、仪器仪表等许多领域的应用也越来越广泛。一、设计目的和任务目的：通过本课程的实践，能进一步掌握高级语言程序设计基本概念，掌握基本的程序设计方法；通过设计一个完整的小型程序，初步掌握开发软件所需的需求定义能力、功能分解能力和程序设计能力、代码调试技能；学习编写软件设计文档；为未来的软件设计打下良好的基础。DSP 系统课程设计是一项实践性和综合性都比较强的课程。通过本课程的学习，可以掌握典型 DSP 芯片的结构、原理和典型应用，既能巩固数字信号处理基础 、 DSP 原理及应用 、通信原理中相关的基础理论知识，又为日后从事相关系统开发设计奠定一定的基础。任务：利用所
6、学知识，设计一个基于 DSP 的二进制频移键控（2FSK）调制解调系统。了解掌握2FSK 调制与解调原理，熟悉 Protel99、CCS2.2 等软件开发环境，完成对 2FSK 调制与解调电路设计和仿真，分析仿真结果。- 2 -二、设计内容与要求绘制具备AD功能的DSP最小系统电路图，设计基于DSP的2FSK调制解调程序。设计2FSK调制解调的DSP程序，并给出相应的仿真结果。1.了解和熟悉DSP综合试验箱的结构原理和设置；存储器、逻辑控制等模块的原 理和配置。 2.开发工具 熟悉DSP开发系统的连接；进一步熟悉CCS2.2开发环境的使用方法。 3.DSP结构 进一步熟悉DSP的硬件构造，特别
7、是DSP外围存储单元及接口电路的设计。 4.DSP最小系统设计绘制DSP最小系统电路图：外围存储器及ADC电路的设计。 5.2FSK调制及解调 理解2FSK调制及解调的原理，设计2FSK调制及解调的方案，给出具体的实现思路。 6.FIR滤波器计算FIR实现所需的参数。 7.FIR滤波器实现 编写FIR滤波器实现的DSP程序。 8.2FSK调制及解调实现给出2FSK调制及解调实现流程图，编写相关DSP实现程序。 9.仿真验证2FSK调制及解调的DSP程序，给出相应的仿真结果。10.完成课程设计报告。三、设计方案3.1、系统整体的结构图图.1 系统整体结构图- 3 -3.2、2FSK 工作原理二进
8、制频移键控的基本原理：用数字基带信号来控制高频载波频率的变化，使载波的频率在和 之间变化。二进制频移信号可以看成两个不同载波的二进制振幅键控信号的叠加。若二进1f2制基带信号的符号1对应于载波频率 ，符号0对应于载波频率 ，则二进制频移键控信号的时域1f 2f表达式：n nbbFSK tnTtgatTtga )cos()()cos()( 212 （1）（1）式中， , , , ，Pn10发 送 概 率 为发 送 概 率 为 btt0)(其 他 11f22f是 的反码， 为码元持续时间，通常情况下， 为单个矩形脉冲。nabT)(g二进制频移键控(2FSK)是数字通信中常用的一种调制方式，其调制与
9、解调的方法有很多种。采用数字信号处理来实现二进制频移键控信号的数字调制与非相干数字解调，大大地降低了硬件电路的复杂程度，提高了系统的灵活性，能够满足二进制频移键控各种传输协议的要求。一个简易的2FSK工作原理如图2所示。在发送方，输入的基带数据信号经过调制和发送带通滤波器产生信道可传输的频带信号，送人信道；在接收端，接收带通滤波器除去带外所附加的噪声，将信号送入解调器（由延迟单元、乘法器和低，通滤波器构成），经过低通滤波器除去产生的高频信号，经取样判决得到输出数字序列，完成信号传输。输入数字序列低通滤波器调制器接收带通滤波器输出数字序列发送带通滤波器乘法器噪声信道延时 K 个采样点解调器图 2
10、. 2FSK 系统工作原理图3.2.1、2FSK 调制2FSK调制就是把输人数字序列变成适合于信道传输的变频正弦波，所以2FSK的DSP实现关键就是产生正弦或余弦波形。产生正弦波的方法有差分迭代法、泰勒级数展开法、查表法等多种方法。本文中调制采用查表法产生正弦波。 调制算法2FSK调制采用查表法，可以实现较好的实时性，特别适用于通信载波的生成。在DSP 的程序存储空间,使用Q15 定点数格式在0,2上以2/N的相位间隔固化N 点正弦值，以供查表（这些值可由MATLAB软件首先计算好），在此取N=12。这样对于 F0和 F1的取样间隔分别为： ”时发 送 数 据 “时发 送 数 据,219/2/
11、1,/6/0FsNii- 4 -（2）使用 DSP 定时器 T0，用来实现对数据解调 DAC 输出速率的控制。这样，如要实现 12Kbps 的数传输速率，需要将 DSP 定时器 T0 的溢出率设置为 192KHz。调制主程序流程图本文使用查表法提供2FSK调制所需要的两路正弦波，即sin0_table和sin1_table，当发送的数据为“0“时是发送sin0的数据，当发送的数据为“1“是发送sin1的数据。初始化完后，接收数据，判断“0”或“1” ，打开中断，则定时器每隔一个周期产生一次中断，中断服务程序则完成一个采样点的输出。一个码元周期结束后，关中断，判断下一个发送数据，继续循环。主程序
12、流程如右图 3 所示图 图 3. 调制主程序流程3.2.2、2FSK 解调采用软件化设计思想，解调器也可以采用DSP编程来实现。FSK解调有相干解调和非相干解调，虽然相干解凋抗干扰性能好，但他要求设置与发送设备中的高频载波同频同相的本地参考载波，使设备复杂，因此一般数字调频系统都采用非相干解调。常用的非相干解调算法有过零检测法和包络检测法以一种新的可用DSP软件实现的FSK非相干解调算法，即正交自延时FSK解调算法。 解调算法针对小型通信系统，可以采用一种算法简单、占用存储空间小的2FSK信号差分检波解调算法，本文即采用的这种实时性较高的2FSK信号差分检波解调算法，它是模拟信号解调电路用到的
13、差分检波原理在2FSK信号数字解调中的具体实现。算法的基本思想是已调信号和它的 的延时信号相乘，然后经过低通滤波，根据滤波结果2/的符号判断发送信号的值，从而实现信号的解调。算法原理图如下图4所示。信号放大 判决延时 K 个采样点乘法器低通滤波器输入 )(nX )(nh)(nS)(k)(VU)(nY输出图 4.2FSK 解调算法原理图在接收端，接收带通滤波器输出信号采样值 经延时器延迟 个采样点得到 。nSkkS要小于每个二进制码元周期内的采样点数，使得 和 是属于同一个二进制码元的采k )(延 时 等 待（ AR7=0?）关 中 断设 置 中 断 程 序 入 口 地 址查 找 表 的 首 地
14、 址初 始 化 定 时 器 和 IMR寄 存 器开 中 断关 中 断接 收 要 发 送 的 数 据N Y- 5 -样值。 和 相乘后的输出样值：)(nS)k)(nh（3）)24cos()2cos()(sin)i2)()( sFkTsnFkTA sTkAnSnV 前面一部分是仅与 k 有关的常数。后面一部分是与 n 有关的高频分量，可通过对称系数低通滤波器 h(n)来滤除。低通滤波器 h(n)的截止频率设为 12KHz，对称系数经 Matlab 计算求得：h0=0.00018497， h1=0.26316， h2=0.19272， h3= 0.22079，通过该低通滤波器后得到： ”发 送 数
15、据 “发 送 数 据 1),12cos( 0),0s(2)2cos()( skTFAsFkTAnU（4）k 的选择是设计解调器的关键，应使差值： |)2cos()2cos(|)( 10 ss kTFkTFkd （5）最大，以利于正确区分两种频率，降低判决的误码率。根据实际的测试得到，当 k=2时，可以得到较好的区分度。经过低通滤波后的数据U(n)经过判决算法后，可以得到最终所要的解调数据Y(n)。系统 12 个采样数据表示一个码元，当判决算法连续判决 12 个采样数据（一个码元包LPFOUT0?LPFOUT滤 波 器 输 出DA_HD幅 度 判 决 的 阈 值ECA_CUR当 前 采 样 点
16、判 决 值_TBE前 一 次 采 样 点 判 决 值DNM判 决 用 计 数 器EC_U_X周 期 计 数 器DEC_AT_CUR=0DEC_A_CUR=1DEC_NUM+DEC_AT_CUR=DEC_DB存 储DEC_AT_CURDEC_NUM_X=0DOE1DEC_NUM=2 DEC_NUM_X+DEC_NUM_X=10?DEC_NUM=0DOEYN YNYNYDEC_NUM=1 NYNYDEC_AT_BE=DCURDEC_NUM_DONE=1Y|LPFOUT|-DAT_HD0?N返 回S(n- 6 -含的采样点）满足预设阈值之后，确定一个码元的状态。假设如下判决算法中用都得变量：LPFO
17、UT滤波器输出，DATA_THD幅度判决的阈值，DEC_DATA_CURR当前采样点判决值，DEC_DATA_BE前一次采样点判决值，DEC_NUM判决用计数器，DEC_NUM_X周期计数器。判决算法流程图如下图所示：图图 5.判决算法流程图3.3、硬件原理图音频接口原理图BVDD1CLKOUT 2BCLK 3LRCIN 5DOUT 6LRCOUT 7HPVDD8LHPOUT9 RHPOUT10HPGND11LOUT12 ROUT13AVDD14AGND15VMIN 16MICBIAS17 MICIN18RLINEIN19CS 21LLINEIN20MODE 22SDIN 23SCLK 24X
18、TI/MCLK 25XTO 26DVDD 27DGND 28DIN 4U3TLV320AIC23C110.1uF C120.1uFGNDAV3.3C15220uFC16220uF R1310KR144.99KC171.0u/16VC5847p/50VR4710KGNDR4647.5KR4547.5K12345J1HP OUT12345J2MACIN12345J6MACINGNDGNDGNDC100.1uFC130.1uF C1410uF3.3GND3.3 BFSX1BCLKX1BDX1BCLKX0BDX0BFSX0BDR0BFSR0R484.99K R494.99KR504.99K R514.
19、99KC6047p/50VC6247p/50VC611.0u/16VGNDGNDGND GNDGNDC910uFBEAD1L6503.3 AV3.3GNDX116.38MHzC1820pFC1920pFGNDR44100KR43100KC571.0u/16VC561.0u/16V12345J3MACIN GNDGNDGNDC591.0u/16VLLINLOUTROUTXTAL1EXTAL1BFSX1BCLKX0BDX0BFSX0BDR0BFSR0BDX1BCLKX1LLINRLINLOUTROUTXTAL1EXTAL1- 7 -图 6.音频接口图此部分为整个系统提供音频信号的采集输入。由 TL
20、V320AIC23 单片机进行模拟信号采集处理，提供三个采集接口和一个输出接口。电源原理图J5POWERTEST1 CAP+2 GND3CAP-4 VOUT 5LV 6OSC7V+ 8U13ICL7662/0+C4910uF+ C480.1uF+ C5010uFC46100uF/16V C43100uF/16V C470.1uFR414.7k D1LED3Vin12Vout 3GNDU1178M15VIN3 VOUT 2GND1U12ASM1117-3.3VIN3 VOUT 2GND1U10AMS1117-1.8C4210uF/16VC410.1uFC4410uF/16VC450.1uFGND
21、 +15VGND-15VGNDGND5V GND+15VGND5V 3.31.8图 7.电源此部分为系统电源结构的原理图。为此系统提供了所需要的电源，如 、V155V、3.3V、1.8V 电源，并设置了地线。寄存器原理图- 8 -A12A23A34A45A518A619A720A821A922A1124A1023A1225A1326A1427A1542A01WE17OE41CE6D18D29D310D413D514D615D716D829D930D1031D1132D1235D1336D1437D07D1538VSS 12VSS 34LB 39UB 40VCC11VCC33A1643A1744
22、U7 IS61LV25616C52 0.1uFC53 0.1uFC51 0.1uFA020A119A218A317A416A515A614A713A83A92A1031A111A1212A134A145A1511A1210A176A189D021D122D223D325D426D527D628D729OE32WE7CE30VDD8 VSS 24U8 SST39VF040A143A242A327A426A525A624A721A820A919A115A1018A124A133A142A151A044WE17OE41CE6D18D29D310D413D514D615D716D829D930D103
23、1D1132D1235D1336D1437D07D1538VSS 12VSS 34LB 39UB 40VCC11VCC33U9 IS61LV6416VCC GNDGND3.3GNDGNDVCCGNDGNDD015A014EX_A1518FLASH_CEDRAM_WEDRAM_RDPROG_CEDSP_A15DATA_CEDSP_A15DRAM_WEDRAM_RDDATA_CEDRAM_RDDRAM_WED015PROG_CEDRAM_WEEX_A15EX_A16EX_A17DSP_A15A014EX_A1518A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12
24、A13 A14A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15D0 D1 D2 D3 D4 D5 D6 D7EX_A15EX_A16EX_A17EX_A18图 8.寄存器原理图外部存储器，用于接收存储数据。DSP 原理图- 9 -PFI4
25、WDI6 PFO 5RST 7MR1VCC2WDO 8VSS 3U5MAX706TGNDGND GNDS1SW-PBC540.1uFGND1 23 45 67 89 1011 1213 1415 1617 1819 2021 2223 2425 2627 2829 3031 3233 3435 3637 3839 40JP1HEADER 20X2GND1 23 45 67 89 1011 1213 14JP3HEADER 7X2R175.6KR205.6K R2210KR2410KR2610KR2710KR29103.33.3GNDC400.1uF C200.1uF C210.1uF C220
26、.1uF C230.1uF C240.1uFC250.1uF C260.1uF C270.1uF C280.1uF C290.1uFGNDC3022P C3122PXTAL120MGNDR1522R1622R1822RR1922R122RR322R2522RR2810KR3010KR3110KR3210KR3310K3.3GNDGND3.3CPLD PSCPLD RWCPLD ISCPLD DSMSTRBIOSTRBREADYA0_15D0_15DSP_A15INT0INT1BCLKX1BFSX1BDX13.3BLCKX0BDX0BFSX0BDR0BFSR0GND3.3 1.8POWERHP1
27、INTMcBSPIOGNDDSP_RSTHD1HD3HD5HD7HCNTL1HBILHDS2HASHPIEANNMIINT1INT3BFSR0BCLKX0BDX0BFSR1BCLKX1BDX1BIOXFBFSX1BCLKR1BDR1BDR0BFSX0BCLKR0INT2INT0HRDYHINTHCSHDS1HR/WHCNTL0HD6HD4HD2HD0BFSX0BDX0BDR0BFSR0D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15CPLD_PSCPLD_DSCPLD_ISCPLD_RWMS
28、TRBIOSTRBBCLKR1BFSR1BDR1BCLKX1BFSX1BDX1BDX0BCLKX0BDR0BFSR0D0 99D1 100D2 101D3 102D4 103D5 104D6 113D7 114D8 115D9 116D10 117D11 118D12 119D13 121D14 122D15 123A0 131A1 132A2 133A3 134A4 136A5 137A6 138A7 139A8 140A9 141A10 5A11 7A12 8A13 9A14 10A15 11A16 105A17 107A18 108HD058 HD169HD281 HD395HD4120
29、 HD5124HD6135 HD76HDS2129 HDS1127HCS17 HAS13HR/W18HCNTL039 HCNTL146HBIL62HINT51TMS89 TCK88TRST87 TDI86TDO85 EMU184EMU083HPIEAN92NMI63 INT064INT165 INT266INT367PS 20DS 21IS 22R/W 23MSTRB 24IOSTRB 25READY 19MSC 26XF 27HOLDA 28IAQ 29HOLD 30BIO 31MP/MC 32BCLKR041BCLKR142BFSR043BFSR144BDR045BDR147BFSX053
30、BFSX154BCLKX048BCLKX149BDX059BDX160HRDY55IACK 61CLKMD1 77CLKMD278CLKMD3 79DVDD4VSS3NC1 NC2NC12VSS14NC15CVDD16DVDD33VSS34NC35 NC36NC37 NC38VSS40VSS50CVDD52DVDD56VSS57CVDD68VSS70NC71 NC72DVDD75NC 73NC 74VSS76NC 80TOUT0 82NC 90CVDD91VSS93CLKOUT 94VSS106A19 109NC 110VSS111DVDD112CVDD125NC 126VSS128DVDD1
31、30CVDD142X196X297RS98U4TMS320VC5402PGE100BFSX0DSP_RSTHD1HD2HD3HD4HD5HD6HD7HD0HCNTL0HCNTL1HR/WHBILHDS1HDS2HCSHASHINTHPIEANHRDYNMIINT0INT1INT2INT3GNDGNDGND3.3BCLKX0XFREADYBIO图 9.DSP 原理图 本系统采用 TMS320VC5402PGE100 DSP 芯片，该芯片有 142 个管脚。芯片的电源电压有 3.3V与 1.8V 两种，其中 3.3V 电压供 I/O 接口用，2.5V 电源主要供器件的内部，包括 CPU 和其他所有
32、的外设逻辑。该系统将芯片片内部分模块单元引出以便做外部扩展。这些扩展的模块包含串行口、定时计数器、数据地址总线接口和通用 I/O 等。此芯片一是实现 FIR 滤波，其次是 2FSK 的调制与解调。EPM- 10 -IO6IO8 IO9IO10IO12 IO13IO14IO92IO93IO94IO96IO97IO98IO99IO100IO16 IO17IO19 IO20IO21IO23IO25IO29 IO30IO31IO32IO35IO36IO37IO40IO41IO42IO 44IO 45IO 46IO 47IO 48IO 52IO 54IO 56IO 57IO 58IO 60IO 61IO
33、 63IO 64IO 67IO 68IO 69IO 71IO 75IO76IO79IO80IO81IO83IO84IO85IO1 IO2IO5IO7IO22IO24IO27 IO28 IO 49IO 50IO 55IO 70IO 72IO77VCCINT(3.3VONLY)39VCCINT(3.3VONLY)91VCCIO(2.5V OR 3.3V)3VCCIO(2.5V OR 3.3V)18VCCIO(2.5V OR 3.3V)34VCCIO(2.5V OR 3.3V)51VCCIO(2.5V OR 3.3V)66VCCIO(2.5V OR 3.3V)82GNDINT38GNDINT86GN
34、DIO11GNDIO26GNDIO33GNDIO43GNDIO53GNDIO59GNDIO65GNDIO74GNDIO78GNDIO95INPUT/GCLK187INPUT/GCLRn89INPUT/OE188INPUT/OE2/GCLK290IO/TDI 4IO/TDO 73IO/TCK 62IO/TMS 15U6EPM3128ATC100-53.3PROG_CED07DATA_CEGNDVCC4GND2NC1OUT3Y124MHZR400RR4210K3.3 GNDVCCGND2LED11LED23.3R351KR341KINT1INT0READYIOSTRBAD_CSAD_D18AD_C
35、LKDA_D07 DA_CS C320.1uF C330.1uF C340.1uF C350.1uF C360.1uF C370.1uF C380.1uF C390.1uFGND3.3EX_A15181 23 45 67 89 10J4Header 5X23.3GNDR3610k R3710K R3810k R3910k3.3 GNDA015DRAM_WEDRAM_RDFLASH_CECPLD_PSCPLD_ISCPLD_RWMSTRBCPLD_DSLED1LED0LED0CPLD_DSCPLD_JTAG_TMSCPLD_JTAG_TCKA015DA_CSDA_D07AD_D18CPLD_JT
36、AG_TCKCPLD_JTAG_TDCCPLD_JTAG_TMSCPLD_JTAG_TDIAD_CLKAD_D1AD_CSPROG_CED07INT0READYDA_D3DA_D4DA_D5DA_D6DA_D7DA_D0DA_D1DA_D2A0A1A2A14A13D0D1D2D3D4D5D6D7A15A3A4DATA_CEEX_A15EX_A16FLASH_CEFLASH_CECPLD_ISCPLD_RWMSTRBIOSTRBAD_D2AD_D3AD_D4AD_D5AD_D6AD_D7AD_D8EX_A17EX_A18LED1INT1CPLD_JTAG_TDICPLD_JTAG_TDO图 10
37、.EPM 原理图AD 与 DA 转换原理图12P1Header 2OE 1DGND 2D1 3D2 4D3 5D4 6D5 7D6 8D7 9D8 10VDDD 11CLK12VDDD 13VDDA14 VDDA15REFTS16 REFT17VDDA18AN_IN19AGND20 AGND21REFBS22 REFB23DGND 24U1TLC5510C34.7uF C40.1uFC60.1uF C80.1uF C70.1uFR410KR510KR610KR710KR810KR1010KR110KR1210KVR110kOUT1 1OUT2 2GND 3DB74 DB65DB56 DB47D
38、B38 DB29DB110 DB011 CS 12WR 13VDD 14REF 15RFB 16U2TLC752412P2Header 2R310KR95KR120KR220KC10.1uFC20.1uFC50.1uFGNDGND 5VGND5V5VGNDGND4VAD_CLKAD_CSDA_CSAD_D18GND5VDA_D07GND5V23814+-V+V- N1AATL08223814+-V+V- N1BATL082 GND5V5VGND+15V-15V+15VGNDGNDGNDDA_CSAD_CSAD_CLKAD_D18DA_CSAD_CSDA_D07DA_D7DA_D6DA_D5DA
39、_D4DA_D3DA_D2DA_DDA_D0DA_D1DA_D2DA_D3DA_D4DA_D5DA_D6DA_D7DA_D8图 11.数模模数转换原理图- 11 -DA 和 AD，即数字和模拟信号转换系统。可将系统音频接口所采集的模拟信号转换为数字信号，送入 DSP 中进行调制解调处理，然后再把处理后的信号转换为模拟信号发射出去。顶层文件原理图AD_CLKAD_CSDA_CSAD_D18DA_D07U_ADC+DACU_ADC+DAC.SchPROG_CED07DATA_CEINT1INT0READYIOSTRBAD_CSAD_D18AD_CLKDA_D07DA_CSEX_A1518A015D
40、RAM_WEDRAM_RDFLASH_CECPLD_PSCPLD_ISCPLD_RWMSTRBCPLD_DSU_EPM3128ATC100U_EPM3128ATC100.SchU_PowerU_Power.Sch BFSX1BCLKX1BDX1BCLKR0BCLKX0BDX0BFSX0BDR0BFSR0U_CODECU_CODEC.SchCPLD PSCPLD RWCPLD ISCPLD DSMSTRBIOSTRBREADYA0_15D0_15 DSP_A15INT0INT1BCLKX1BFSX1BDX1BCLKR0BLCKX0BDX0BFSX0BDR0BFSR0U_DSPU_DSP.SchD
41、015A014EX_A1518FLASH_CEDRAM_WEDRAM_RDPROG_CEDSP_A15DATA_CEU_memU_mem.Sch图 12.顶层文件连接图该版面为系统硬件原理图部分生成的顶层文件连接示意图，从中可以反应出系统的大概构成部分。通过各个分板块的网络标号，将各分散部分的信号线以及各总线联系在一起，以便于进行统一的电器检查以及生成网络表，为后面生成 PCB 板奠定基础。加载网络表后，利用手动布局，- 12 -在手动布线的基础上实现了该系统 PCB 板的完整布线。普通信号线 10mil，电源线及地线为15mil。四、系统实现4.1、硬件部分利于 protel 软件，画出各部
42、分硬件电路图。生成顶层文件，画出 PCB 板，并实现手动布线，如前面各图所示。4.2、软件部分4.2.1、2FSK 调制程序 本文 2FSK 调制采用查表法，使用 Q15 定点数格式在0,2上以 2/N 的相位间隔固化 N 点正弦值，N=12：x = 0:2*pi/12:2*pi;y = 32768*sin(x)结果如图： 调制主程序如下：*c54init.asm *.mmregs.include c54.inc.def c54init.sect “progsys“c54init:*SWWSR :SoftWare Wait-State Register Address 0028h* -* |
43、15 | 14 12 | 11 9 | 8 6 | 5 3 | 2 0 |* -* | 15 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |*-* | IPTR | MP/MC | OVLY | AVIS | DROM | CLKOFF | SMUL|SST |*-* |0020 1111 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |*-* 0011 11111 1 1 0 0 1 0 0STM #0x2fe4,PMST ;0010 1111 1110 0100*将中断向量表映射到 2f80- 14 -*-* | XPA | I/O | Data | Data
44、 | Program | Program |*-STM #0x7208,SWWSR ;0 111 001 000 001 000*I/O 空间为 7 个等待周期*数据空间 8000h-FFFFh 为 1 个等待周期*数据空间 0000h-7FFFh 为 0 个等待周期*程序空间 8000h-FFFFh 为 1 个等待周期*程序空间 0000h-7FFFh 为 0 个等待周期*SWCR :SoftWare Wait-State Conctrol Register Address 002Bh*-* | | 0 |* -* | | SWSM |* -STM #0,SWCR*等待周期不变*（STM #
45、1,SWCR 等待周期加倍）*BSCR :Programabel bank-switching wait states Address 0029h* -* | 15 12 | 11 | 10 3 | 2 | 1 | 0 |* -* | BNKCMP | PSDS | Reserved | HBH | BH | EXIO |* -STM #0xF800,BSCR ;1111 1000 0000 0000*允许修改 PMST 中的值*在连续的读程序或数据空间时插入 1 个额外的等待周期*外部存储器的空白区间为 4k*ST0* -* | 15 13 | 12 | 11 | 10 | 9 | 8 0 |* -* | ARP | TC | C | OVA | OVB | DP |* -STM #0,ST0*数据页指针指向 0*ST1* -* | 15 | 14 |
