1、 第一章 数字逻辑习题11 数字电路与数字信号1.1.2 图形代表的二进制数010110100114 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSB LSB0 1 2 11 12 （ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms频率为周期的倒数，f=1/T=1/0.01s=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 1.2 数制1.2.2 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于 42（2）127 （4）2.718解：（2） （127）D=
2、-1=（10000000）B-1=（1111111） B=（177）O=（7F）H72（4） （2.718）D=(10.1011)B=(2.54)O=(2.B)H1.4 二进制代码1.4.1 将下列十进制数转换为 8421BCD 码：（1）43 （3）254.25解：（43）D=（01000011）BCD1.4.3 试用十六进制写书下列字符繁荣 ASC码的表示：P28（1）+ （2） （3）you (4)43解：首先查出每个字符所对应的二进制表示的 ASC码，然后将二进制码转换为十六进制数表示。（1） “+”的 ASC码为 0101011，则（00101011）B= （2B）H（2）的 ASC
3、码为 1000000,(01000000)B=(40)H(3)you 的 ASC码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75(4)43 的 ASC码为 0110100,0110011,对应的十六紧张数分别为 34,331.6 逻辑函数及其表示方法1.6.1 在图题 1. 6.1 中，已知输入信号 A，B的波形，画出各门电路输出 L 的波形。解: (a)为与非， (b)为同或非，即异或第二章 逻辑代数 习题解答2.1.1 用真值表证明下列恒等式(3) （AB）=AB+ABAB解：真值表如下A B ABAB AB+AB0 0 0 1 0 1 10
4、 1 1 0 0 0 01 0 1 0 0 0 01 1 0 0 1 1 1由最右边 2 栏可知， 与 +AB 的真值表完全相同。AB2.1.3 用逻辑代数定律证明下列等式(3) ()ACDECD解：(1)BACDE2.1.4 用代数法化简下列各式(3) ()ABC解： ()(ABCBC(1)ABC(6)()()()AB解： A()BAB(9) ACDABCD解： B()()()ACDB2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门(1)LA(2) ()LDAC(3) ()LABCD2.2.2 已知函数 L（A，B，C，D）的卡诺图如图所示，试写出函数 L 的最简与或
5、表达式解： (,)LABCDBCDAB2.2.3 用卡诺图化简下列个式（1） A解： ABCDABDC()()()ABCABD （6） (,)(0,2469,13)(,571,)LABCDmd解：LAD（7） (,)(0,1345)(1,2390,)BCmd解:LADCB2.2.4 已知逻辑函数 ，试用真值表,卡诺图和逻辑图（限用非门和与非LABC门）表示解:1由逻辑函数写出真值表A B C L0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 02由真值表画出卡诺图3由卡诺图,得逻辑表达式 LABC用摩根定理将与或化为与非表达式LAB
6、C4由已知函数的与非-与非表达式画出逻辑图第三章习题3.1 MOS 逻辑门电路3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数，试选择一 种最合适工作在高噪声环境下的门电路。表题 3.1.1 逻辑门电路的技术参数表(min)/OHVVOL(max)/V (min)/IHV(max)/ILV逻辑门 A 2.4 0.4 2 0.8 逻辑门 B 3.5 0.2 2.5 0.6 逻辑门 C 4.2 0.2 3.2 0.8解：根据表题 3.1.1 所示逻辑门的参数，以及式（3.1.1）和式（3.1.2） ，计算出逻辑门 A 的高电平和低电平噪声容限分别为：= =2.4V2V=0.4VNH
7、AV(min)O(in)IH= =0.8V0.4V=0.4V(ax)L(ax)IL(max)OL同理分别求出逻辑门 B 和 C 的噪声容限分别为:=1VNHB=0.4VLV=1VC=0.6VNL电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C3.1.3 根据表题 3.1.3 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好表题 3.1.3 逻辑门电路的技术参数表/pLHtns/pHLtns/DPmW逻辑门 A 1 1.2 16 逻辑门 B 5 6 8逻辑门 C 10 10 1解:延时-功耗积为传输延长时间与功耗的乘积,即DP= tpdPD根据上式可以
8、计算出各逻辑门的延时-功耗分别为= = *16mw=17.6* J=17.6PJADP2LHPtD(1.2)ns120同理得出: =44PJ =10PJ,逻辑门的 DP 值愈小,表明它的特性愈好 ,所以逻辑门 C 的BC性能最好.3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输出低电压 0.1V; (4)输入端接 10k 的电阻到地.解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为:=0.1V, =1.5V,因
9、此有:OLVIL(1) =02.1V 时，将使 T1 的集电结正偏，T2，T3 处于饱和状态，这时 VB1 被钳位在 2.4V，即 T1 的发射结不可能处于导通状态，而是处于反偏截止。由（ 1）（2） ，当 VB12.1V，与非门输出为低电平。（4）与非门输入端接 10k 的电阻到地时，教材图 3.2.8 的与非门输入端相当于解 3.2.2图所示。这时输入电压为 VI= (Vcc-VBE)=10（5-0.7 ）（10+4）=3.07V 。若 T1 导通，则 VBI=3.07+ VBE=3.07+0.5=3.57 V。但 VBI 是个不可能大于 2.1V 的。当 VBI=2.1V 时，将使T1
10、管的集电结正偏，T2，T 3 处于饱和，使 VBI 被钳位在 2.1V，因此，当 RI=10k 时，T1将处于截止状态，由（1）这时相当于输入端输入高电平。3.2.3 设有一个 74LS04 反相器驱动两个 74ALS04 反相器和四个 74LS04 反相器。 （1）问驱动门是否超载？（2）若超载，试提出一改进方案；若未超载，问还可增加几个74LS04 门？解：（1）根据题意，74LS04 为驱动门，同时它有时负载门，负载门中还有 74LS04。从主教材附录 A 查出 74LS04 和 74ALS04 的参数如下（不考虑符号）74LS04： =8mA, =0.4mA; =0.02mA.(max
11、)OLI(max)OHI(max)IH4 个 74LS04 的输入电流为： 4 =4 0.4mA=1.6mA,()IL4 =4 0.02mA=0.08mA(max)IH2 个 74ALS04 的输入电流为：2 =2 0.1mA=0.2mA,()IL2 =2 0.02mA=0.04mA。(max)IH 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04 总的拉电流为两部分，即 4个 74ALS04 的高电平输入电流的最大值 4 =0.08mA 电流之和为(max)IH0.08mA+0.04mA=0.12mA.而 74LS04 能提供 0.4mA 的拉电流，并不超载。 灌电流负载情况如图
12、题解 3.2.3（b）所示，驱动门的总灌电流为 1.6mA+0.2mA=1.8mA.而 74LS04 能提供 8mA 的灌电流，也未超载。（2）从上面分析计算可知，74LS04 所驱动的两类负载无论书灌电流还是拉电流均未超3.2.4 图题 3.2.4 所示为集电极门 74LS03 驱动 5 个 CMOS 逻辑门，已知 OC 门输管截止时的漏电流=0.2mA；负载门的参数为：=4V,=1V,=1A 试计算上拉电阻的值。从主教材附录 A 查得 74LS03 的参数为： =2.7V， =0.5V， =8mA.根(min)OHV(max)OL(max)OLI据式（3.1.6）形式（3.1.7）可以计算
13、出上拉电阻的值。灌电流情况如图题解 3.2.4（a）所示，74LS03 输出为低电平， =5 =5 0.001mA=0.005mA,有 =()ILtoalIL (in)pR= 0.56K(max)()DOLItolV(5480.)A拉电流情况如图题解 3.2.4（b）所示，74LS03 输出为高电平，=5 =5 0.001mA=0.005mA()IHtoalI由于 为了保证负载门的输入高电平，取 =4V 有(min)OV(in)IH (min)OHV= = =4.9K(ax)PR(i)()DLtoalItoalI(54)0.2VA综上所述， 的取值范围为 0.56 4.9P3.6.7 设计一发
14、光二极管(LED)驱动电路,设 LED 的参数为 =2.5V, =4.5Ma;若 =5V,FVDICV当 LED 发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图.解:设驱动电路如图题解 3.6.7 所示,选用 74LSO4 作为驱动器件,它的输出低电平电流=8mA, =0.5V,电路中的限流电阻(max)OLI(max)OLVR= = 444CFD52.0)4vA第四章 组合逻辑 习题解答412 组合逻辑电路及输入波形（A.B）如图题 4.1.2 所示，试写出输出端的逻辑表达式并画出输出波形。 解：由逻辑电路写出逻辑表达式LAB首先将输入波形分段，然后逐段画出输出波形。当 A.
15、B 信号相同时，输出为 1，不同时，输出为 0，得到输出波形。如图所示421 试用 2 输入与非门设计一个 3 输入的组合逻辑电路。当输入的二进制码小于 3 时，输出为 0；输入大于等于 3 时，输出为 1。解： 根据组合逻辑的设计过程，首先要确定输入输出变量，列出真值表。由卡诺图化简得到最简与或式，然后根据要求对表达式进行变换，画出逻辑图1） 设入变量为 A.B.C 输出变量为 L，根据题意列真值表A B C L0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 11 0 1 11 1 0 11 1 1 12） 由卡诺图化简，经过变换得到逻辑表达式 *LABC3） 用 2 输
16、入与非门实现上述逻辑表达式427 某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。当满足以下条件时表示同意；有三人或三人以上同意，或者有两人同意，但其中一人是叫教练。试用 2 输入与非门设计该表决电路。解： 1）设一位教练和三位球迷分别用 A 和 B.C.D 表示，并且这些输入变量为 1 时表示同意，为 0 时表示不同意，输出 L 表示表决结果。L 为 1 时表示同意判罚，为 0 时表示不同意。由此列出真值表输入 输出A B C D L0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11
17、 0 0 0 01 0 0 1 11 0 1 0 11 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 12）由真值表画卡诺图由卡诺图化简得 L=AB+AC+AD+BCD由于规定只能用 2 输入与非门，将上式变换为两变量的与非与非运算式*LABCDABCD3）根据 L 的逻辑表达式画出由 2 输入与非门组成的逻辑电路433 判断图所示电路在什么条件下产生竞争冒险，怎样修改电路能消除竞争冒险?解： 根据电路图写出逻辑表达式并化简得 *LABC当 A=0，C=1 时， 有可能产生竞争冒险，为消除可能产生的竞争冒险，LB增加乘积项使 ，使 ，修改后的电路如图AC*
18、4.4.4 试用 74HC147 设计键盘编码电路，十个按键分别对应十进制数 09，编码器的输出为 8421BCD 码。要求按键 9 的优先级别最高，并且有工作状态标志，以说明没有按键按下和按键 0 按下两种情况。解：真值表电路图4.4.6 用译码器 74HC138 和适当的逻辑门实现函数 F=.解：将函数式变换为最小项之和的形式F= =将输入变量 A、B、C 分别接入 、 、 端，并将使能端接有效电平。由于74HC138 是低电平有效输出，所以将最小项变换为反函数的形式L = 在译码器的输出端加一个与非门，实现给定的组合函数。4.4.14 七段显示译码电路如图题 4414（a）所示，对应图题
19、 44，14（b）所示输人波形，试确定显示器显示的字符序列解：当 LE=0 时，图题 4，4。14（a）所示译码器能正常工作。所显示的字符即为A2A2A1A 所表示的十进制数，显示的字符序列为 0、1、6 、9、4。当 LE 由 0 跳变 1 时，数字 4 被锁存，所以持续显示 4。4.4.19 试用 4 选 1 数据选择器 74HC153 产生逻辑函数 .(,)(1,267)LABCm解：74HC153 的功能表如教材中表解 4.4.19 所示。根据表达式列出真值表如下。将变量 A、B 分别接入地址选择输入端 、 ，变量 C 接入输入端。从表中可1S0以看出输出 L 与变量 C 之间的关系，
20、当 AB=00 时，LC，因此数据端 接 C；0I当 AB=01 时，L= , 接 ；当 AB 为 10 和 11 时，L 分别为 0 和 1，数据输入端_C1I_和 分别接 0 和 1。由此可得逻辑函数产生器，如图解 4.4.19 所示。2I3输入 输出A B C L0 0 0 00 0 1 1 L=C0 1 0 10 1 1 0_1 0 0 01 0 1 0 01 1 0 11 1 1 1 14.4.21 应用 74HC151 实现如下逻辑函数。解：1. 154mCBAFD1=D4=D5=1,其他=02.4，426 试用数值比较器 74HC85 设计一个 8421BCD 码有效性测试电路，
21、当输人为 8421BCD 码时，输出为 1，否则为 0。解：测试电路如图题解 4426 所示，当输人的 08421BCD 码小于 1010 时，FAB 输出为 1，否则 0 为 0。 14431 由 4 位数加法器 74HC283 构成的逻辑电路如图题 4。431 所示，M和 N 为控制端，试分析该电路的功能。解：分析图题 44，31 所示电路，根据 MN 的不同取值，确定加法器 74HC283的输入端 B3B2B1B0 的值。当 MN00 时，加法器 74HC283 的输人端B3B2B1B00000，则加法器的输出为 SI。当 MN01 时，输入端B3B2B1B00010，加法器的输出 SI
22、2。同理，可分析其他情况，如表题解4431 所示。该电路为可控制的加法电路。第六章 习题答案6.1.6 已知某时序电路的状态表如表题 61，6 所示，输人为 A，试画出它的状态图。如果电路的初始状态在 b，输人信号 A 依次是 0、1、0、1、1、1、1，试求其相应的输出。解：根据表题 6。16 所示的状态表，可直接画出与其对应的状态图，如图题解61。6（a）所示。当从初态 b 开始，依次输人 0、1、0、1、1、1、1 信号时，该时序电路将按图题解 6，16（b）所示的顺序改变状态，因而其相应的输出为1、0、1、0、1、0、1。6.2.1 试分析图题 6。21（a）所示时序电路，画出其状态表
23、和状态图。设电路的初始状态为 0，试画出在图题 621（b）所示波形作用下，Q 和 z 的波形图。解：状态方程和输出方程：6.2.4 分析图题 62。4 所示电路，写出它的激励方程组、状态方程组和输出方程，画出状态表和状态图。解：激励方程状态方程输出方程Z=AQ1Q0根据状态方程组和输出方程可列出状态表，如表题解 624 所示，状态图如图题解6。24 所示。6.2.5 分析图题 625 所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程，画出状态表和状态图。解：激励方程状态方程输出方程根据状态方程组和输出方程列出该电路的状态表，如表题解 6，2，5 所示，状态图如图题解 6。
24、25 所示。6.3.1 用 JK 触发器设计一个同步时序电路，状态表如下解：所要设计的电路有 4 个状态，需要用两个 JK 触发器实现。（1）列状态转换真值表和激励表由表题 6。31 所示的状态表和 JK 触发器的激励表，可列出状态转换真值表和对各触发器的激励信号，如表题解 63。1 所示。（2）求激励方程组和输出方程由表题解 631 画出各触发器 J、K 端和电路输出端 y 的卡诺图，如图题解631（a）所示。从而，得到化简的激励方程组输出方程Y=Q1Q0Q1Q0A 由输出方程和激励方程话电路6.3.4 试用下降沿出发的 D 触发器设计一同步时序电路，状态图如 6.3.4（a）, S0S1S
25、2 的编码如 6.3.4（a）解：图题 63。4（b）以卡诺图方式表达出所要求的状态编码方案，即S000，Si01，S210，S3 为无效状态。电路需要两个下降沿触发的 D 触发器实现，设两个触发器的输出为 Q1、Q0，输人信号为 A，输出信号为 Y（1）由状态图可直接列出状态转换真值表，如表题解 6。34 所示。无效状态的次态可用无关项表示。（2）画出激励信号和输出信号的卡诺图。根据 D 触发器的特性方程，可由状态转换真值表直接画出 2 个卡诺图，如图题解 63。4（a）所示。 （3）由卡诺图得激励方程输出方程Y=AQ1（4）根据激励方程组和输出方程画出逻辑电路图，如图题解 634（b）所示
26、。（5）检查电路是否能自启动。由 D 触发器的特性方程 Ql D ，可得图题解63，4（b）所示电路的状态方程组为代入无效状态 11，可得次态为 00，输出 Y=1。如图(c)6.5.1 试画出图题1 所示电路的输出(Q3Q0) 波形，分析电路的逻辑功能。解：74HC194 功能由 S1S0 控制00 保持， 01 右移 10 左移 11 并行输入当启动信号端输人一低电平时，使 S1=1，这时有 S。Sl1，移位寄存器 74HC194 执行并行输人功能，Q3Q2Q1Q0D3D2D1D0 1110。启动信号撤消后，由于 Q。0，经两级与非门后，使 S1=0，这时有 S1S001，寄存器开始执行右
27、移操作。在移位过程中，因为Q3Q2、Q1、Q0 中总有一个为 0，因而能够维持 S1S0=01 状态，使右移操作持续进行下去。其移位情况如图题解 6，5，1 所示。由图题解 65。1 可知，该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。6.5.6 试用上升沿触发的 D 触发器及门电路组成 3 位同步二进制加 1 计数器；画出逻辑图解：3 位二进制计数器需要用 3 个触发器。因是同步计数器，故各触发器的 CP 端接同一时钟脉冲源。（1）列出该计数器的状态表和激励表，如表题解 6.5.6 所示(2) 用卡诺图化简，得激励方程（3）画出电路6.5.10 用 JK 触发器设计一个同步
28、六进制加 1 计数器解：需要 3 个触发器（1）状态表，激励表（2）用卡诺图化简得激励方程（3）画出电路图（4）检查自启动能力。当计数器进入无效状态 110 时，在 CP 脉冲作用下，电路的状态将按110111000 变化，计数器能够自启动。6.5.15 试用 74HCT161 设计一个计数器，其计数状态为自然二进制数 10011111。解：由设计要求可知，74HCT161 在计数过程中要跳过 00001000 九个状态而保留10011111 七个状态。因此，可用“反馈量数法”实现：令 74HCT161 的数据输人端D3D2D1D01001，并将进位信号 TC 经反相器反相后加至并行置数使能端上。所设计的电路如图题解 6。515 所示。161 为异步清零，同步置数。
