1、EDA 课程设计_基于 FPGA 的任意波形发生器学院： 通信与电子工程学院 班级： 姓名： 学号： 指导老师： 日期： 综合实践摘 要本文主要探索了应用 FPGA 灵活可重复编程和方便在系统重构的特性，以Verilog HDL 为设计语言，运用 QuarrtusII 软件，将硬件功能以软件设计来描述，提高了产品的集成度，缩短开发周期。所设计的波形发生器可产生正弦波（sina_wave） 、锯齿波（swat_wave） 、矩形波（squr_wave） 、三角波（trig_wave）四种信号，能够实现信号的转换并且频率可调；关键字：任意波形发生器 FPGA Verilog HDL Quartus
2、II综合实践IAbstract This paper explored the application of flexible and reprogrammable FPGA and convenience features in the system reconfiguration to Verilog HDL design language, the hardware functions to software design to describe and improve the integration of products and shorten the development cyc
3、le. Waveform generator designed to produce sine wave (sina_wave), ramp (swat_wave), rectangular wave (squr_wave), triangular wave (trig_wave) four signals, to achieve signal conversion and frequency adjustable;Keywords: Arbitrary Waveform Generator FPGA Verilog HDL QuartusII综合实践II目录摘 要 IABSTRACT.II目
4、录 III第 1 章 绪论 .11.1 概述 .11.2 任意波形发生器的功能 .11.3 国内外发展现状 .2第 2 章 波形发生器的基本理论 .42.1 FPGA 简介 42.2 Verilog 语言简介 42.2.1 Verilog 语言概述 42.2.2 VerilogHDL 基 本 结 构 .52.3 QuarrtusII 概 述 6第 3 章 方案设计 83.1 系统介绍 83.2 波形发生器各个模块设计 93.2.1 Wave_gen 模块 93.2.2 波形数据存储 ROM 模块 9第 4 章 波形发生器软件仿真 .114.1 设计平台及仿真工具 114.2 仿真过程 .11结
5、论 .14附录 .16综合实践0第 1 章 绪论1.1 概述波形发生器是一种常用的信号源，广泛应用于电子电路，自动控制系统，教学实验等领域，目前使用出现了大量能够产生多种波形且性能稳定的任意波形发生器，但大多数方案都是基于串行或并行总线进行数据的传输，这种方案虽然成本较低，但系统的实时性较差，难以满足复杂波形的大数据量的传输要求。我们设计了一种基于 FPGA 芯片的任意波形发生器，充分利用了 FPGA 强大的逻辑功能，实现了利用单片 FPGA 芯片控制整个系统的方案。1.2 任意波形发生器的功能任意波形发生器既具有其他信号源的信号生成能力，又可以通过各种编辑手段生成任意的波形采样数据，方便地合
6、成其他信号源所不能生成的任意波形，从而满足测试和仿真实验的要求。任意波形发生器的主要功能包括：（1）函数发生功能基础实验中，为了验证电路功能、稳定性和可靠性，需要给它施加理想波形，任意波形发生器能替代函数发生器提供正弦波、方波、三角波、锯齿波等波形，还具有各种调制和扫频能力。利用任意波形发生器的这一基础功能就能满足一般实验的信号需求。（2）任意波形生成运行在实际电子环境中的设备，由于各种干扰的存在以及环境的变化，实际电路中往往存在各种信号缺陷和瞬变信号，例如过脉冲、尖峰、阻尼瞬变、频率突变等。任意波形发生器可以模拟这些特殊信号，以测试系统的实际性能。（3）信号还原功能在一些军事、航空等领域，有
7、些电路运行环境很难估计，在设计完成之后，在现实环境中还需要更进一步的实验验证，而有些实验的成本很高或者风险性很大（如飞机试飞时发动机的运行情况） ，人们不可能重复作实验来判断所设计综合实践1产品的可行性和稳定性。此时，可以利用任意波形发生器的信号还原功能。在做一些高耗费、高风险实验时，可以通过数字示波器把实际中用到的实际波形记录下来，再通过计算机接口下载到任意波形发生器，通过任意波形发生器还原实验中的实际波形并加到设计电路中，做进一步的实验验证工作。1.3 国内外发展现状采用可变时钟和计数器寻址波形存储器的任意波形发生器在一段时期内曾得到广泛的应用，其取样时钟频率较高且可调节，但其对硬件要求比
8、较高，需要高性能的锁相环和截止频率可调的低通滤波器（或者多个低通滤波器） ，且频率分辨率低，频率切换速度较慢，已经逐步退出市场。目前市场上的任意波形发生器主要采用直接数字合成（Direct Digital Synthesuzer，DDS）技术，这种波形发生器不仅可以产生可变频的载频信号、各种调制信号，同时还能和计算机配合产生用户自定义的有限带宽的任意信号，可以为多种领域的测试提供宽带宽、高分辨率的测试信号 1。任意波形发生器发展到今天，从产品结构形式来划分，主要包含三种：（1）独立仪器结构形式独立仪器结构形式是把任意波形发生器设计成单台仪器的形式，其优点是精度高，可独立工作。（2）PC 总线式
9、PC（Personal Computer）总线式是将任意波形发生器板卡直接插在 PC 机的总线扩展槽或通过外部接口连接到 PC 总线上，利用 PC 机来控制任意波形发生器的工作状态，其优点是可以充分利用 PC 机的软硬件资源，在波形数据处理、波形参数修改方面，计算机有明显的优势。（3）VXI 模块式VXI 模块是一种新型的模块化仪器，它必须插在 VXI 总线机箱上才能使用，VXI 总线机箱通过 GPIB 或者 RS-232C 等接口与计算机相连，VXI 模块仪器对组成自动测试系统特别有用，各个公司的 VXI 卡式仪器模块可以自由组合使用。从发展状况来看，国外任意波形发生器的研制及生产技术已经较
10、为成熟。以安捷伦（Agilent）和泰克（Tektronix）为代表的国际电子测量仪器公司在此领域进行了卓有成效的研究和开发，其产品无论在技术上还是市场占有率方面在国际上都享有盛誉，但其价格也是相当昂贵，高端型号每台价格都在几万美金左右，低端的也要几万人民币。Tektronix 公司的独立结构任意波形发生器 AFG3000 系列功能完善，人机界面友好，操作方便，可以以多种方式连接到PC 机上，其最高采样率能达到 2GS/s，输出信号最高频率为 240MHz，任意波频综合实践2率 50MHz，并配备的强大的波形编辑软件 ArbExpress，用户可以方面地创建和编辑自己的波形。Agilent 公
11、司的 PXI 模块任意波形发生器采样率已经能达到1.25GS/s，最高输出频率 500MHz。我国研制任意波形发生器是从上世纪 90 年代开始的，近年来有一批本土厂商奋起直追，并取得了可喜的成果。例如南京盛普科技电子有限公司的 SPF120 型信号发生器的主波输出频率达到了120MHz，任意波最高频率为 100KHz；北京普源精电科技有限公司（RIGOL）生产的 DG1000/2000/3000 系列任意波形发生器，在性能上已经大略相当于国外中低端产品。以 FPGA 自身资源为基础，制作一个简易综合电子实验仪，具有信号源、测量仪表等功能。综合实践3第 2 章 波形发生器的基本理论2.1 FPG
12、A 简介FPGA 由 可 编 程 逻 辑 单 元 阵 列 、 布 线 资 源 和 可 编 程 的 I O 单 元 阵 列 构 成 ，一 个 FPGA 包 含 丰 富 的 逻 辑 门 、 寄 存 器 和 I O 资 源 。 一 片 FPGA 芯 片 就 可 以实 现 数 百 片 甚 至 更 多 个 标 准 数 字 集 成 电 路 所 实 现 的 系 统 。 FPGA 的 结 构 灵 活 ， 其 逻 辑 单 元 、 可 编 程 内 部 连 线 和 I O 单 元 都 可 以 由用 户 编 程 ， 可 以 实 现 任 何 逻 辑 功 能 ， 满 足 各 种 设 计 需 求 。 其 速 度 快 ， 功
13、 耗 低 ，通 用 性 强 ， 特 别 适 用 于 复 杂 系 统 的 设 计 。 使 用 FPGA 还 可 以 实 现 动 态 配 置 、在 线 系 统 重 构 （ 可 以 在 系 统 运 行 的 不 同 时 刻 ， 按 需 要 改 变 电 路 的 功 能 ， 使 系统 具 备 多 种 空 间 相 关 或 时 间 相 关 的 任 务 ） 及 硬 件 软 化 、 软 件 硬 化 等 功 能 。 鉴 于 高 频 疲 劳 试 验 机 控 制 器 控 制 规 模 比 较 大 ， 功 能 复 杂 ， 故 我 们 在 研 制 过程 中 ， 在 传 统 试 验 机 控 制 器 的 基 础 上 ， 通 过
14、FPGA 技 术 及 微 机 技 术 两 者 的 结合 ， 来 全 面 提 升 控 制 器 系 统 的 性 能 ， 使 整 机 的 工 作 效 率 、 控 制 精 度 和 电 气 系统 可 靠 性 得 到 了 提 高 ， 且 操 作 方 便 而 又 不 乏 技 术 的 先 进 性 。2.2 Verilog 语言简介 2.2.1 Verilog 语言概述Verilog HDL 是 一 种 硬 件 描 述 语 言 (hardware description language)， 为了 制 作 数 字 电 路 而 用 来 描 述 ASICs 和 FPGA 的 设 计 之 用 2。 Verilog H
15、DL可 以 用 来 进 行 各 种 层 次 的 逻 辑 设 计 ， 也 可 以 进 行 数 字 系 统 的 逻 辑 综 合 ， 仿真 验 证 和 时 序 分 析 ， Verilog HDL 进 行 设 计 最 大 的 优 点 是 其 工 艺 无 关 性 这使 得 工 程 师 在 功 能 设 计 ， 逻 辑 验 证 阶 段 可 以 不 必 过 多 考 虑 门 级 及 工 艺 实 现 的具 体 细 节 ， 只 需 根 据 系 统 设 计 的 要 求 施 加 不 同 的 约 束 条 件 ， 即 可 设 计 出 实 际电 路 Verilog 是 由 en:Gateway Design Automati
16、on 公 司 于 大 约 1984 年 开 始 发展 。 Gateway Design Automation 公 司 后 来 被 Cadence Design Systems 于1990 年 所 购 并 。 现 在 Cadence 对 于 Gateway 公 司 的 Verilog 和 综合实践4Verilog-XL 模 拟 器 拥 有 全 部 的 财 产 权 。2.2.2 VerilogHDL 基 本 结 构（1）基本逻辑门，例如 and 、or 和 nand 等都内置在语言中。（2） 用户定义原语（ UDP ）创建的灵活性。用户定义的原语既可以是组合逻辑 原语，也可以是时序逻辑原语。（3）
17、开关级基本结构模型，例如 pmos 和 nmos 等也被内置在语言中。 （4）提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。（5） 可采用三种不同方式或混合方式对设计建模。这些方式包括： 行为描述方式 使用过程化结构建模；数据流方式 使用连续赋值语句方式建模；结构化方式 使用门和模块实例语句描述建模。* Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表 示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。* 能够描述层次设计，可使用模块实例结构描述任何层次。 * 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。*
18、Verilog HDL 不再是某些公司的专有语言而是 IEEE 标准。* 人和机器都可阅读 Verilog 语言，因此它可作为 EDA 的工具和设计者之间的交 互语言。* Verilog HDL 语言的描述能力能够通过使用编程语言接口（ PLI ）机制进一步扩展。 PLI 是允许外部函数访问 Verilog 模块内信息、允许设计者与模拟器交互的例 程集合。* 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（ RTL ）到算法级，包括进程和队列级。* 能够使用内置开关级原语在开关级对设计完整建模。 综合实践5* 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。*
19、 Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控 和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。* 在行为级描述中， Verilog HDL 不仅能够在 RTL 级上进行设计描述，而且能够在体 系结构级描述及其算法级行为上进行设计描述。* 能够使用门和模块实例化语句在结构级进行结构描述。 * Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次 上建模。* Verilog HDL 还具有内置逻辑函数，例如 output8:0 address; /输出控制 ROM 的地址input inclk; /
20、系统始终，时间应该保证 D/A 能转换完毕input1:0 select; /波形选择，具体值代表的波形见下面定义input3:0 freq; /控制输出波形的频率reg7:0 Qout;reg8:0 address;reg7:0 k,m;parameter sina_wave=2b00,swat_wave=2b01,squr_wave=2b10,trig_wave=2b11;always (posedge inclk)begincase(select)sina_wave:beginif(select=1) address=127) address=m)address=255) address=(m+128)address=383) address=(m+256)address=511) address=(m+384)address=384;elseaddress=address+freq; endendendendcaseend endmodule
