1、1,AB001 WAFER TEST PLAN AB001 晶圆测试计划,2,This document is the wafer test plan for AB001 product. It describes the test setup, the test procedures and the test requirement. 这份文件是AB001 产品晶圆测试计划。它描述了测试装备, 测试程序和那测试需求。,3,AB001 是 PFM(脉冲频率调制) 递升的直流-直流转换器, 转换低一点电平直流输入对直流输出电压的电压比较高的超过那输入电压水平。电路框图如图 1 所示。,4,Pin
2、 Description 引出脚描述,LX 输入 转变引出脚 VOUT 输出 输出电压引出脚 EN 输入 芯片使能引出脚 (高电平有效) 接地 地 地引出脚 EXT 输出 驱动输出引出脚,5,Table 1. Pin Assignment,6,引出脚和熔断丝位置,芯片大小是 535um X 514um 不包括划片线。 (包括划片线是 615um X 594um). 引出脚和熔断丝位置在图 2 被显示。 较大的引出脚是外接引出脚 (LX 、 VOUT 、 CE 、 EXT 和接地), 和较小的引出脚是调整引出脚.(TP0-TP6) 有 7条熔断丝。 (F0-F6),7,引出脚和熔断丝位置,外引出
3、脚窗户大小是 80um X 80um 和调整引出脚大小是50 um X 50 um。位置没有在包括 划片线。,8,Table 2. Pad (X, Y) coordination at Centercenter,9,Fuse Structure 熔断丝结构,调整以前、 RA=1200K 、 RB=1200K, RC=0 ，而且 VREF=1.21V ,因此， VOUT=2.4V。,10,TEST SETUP 测试装备,RL,11,测 试 流 程,This test checks the leakage current during power down.Step 1: Set VCE=0, R
4、L=.Step 2: Measure IIN and record this value as IIN_IDDQIDDQ 是指当 CMOS 集成电路中的所有管子都处 于静止状态时的电源总电流。Step 3: If IIN_IDDQ1.5uA, the device is qualified, otherwise it fails.,12,CMOS 电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅在转换期间电路从电源消耗较大的电流。电源电压用VDD表示，Q 代表静态（quiescent) ，则IDDQ 可用来表示MOS电路静态时从电源获取的电流，对此电流的测试称为IDDQ 测试，
5、这是一种应用前景广泛的测试。针对中小规模集成电路，正常状态时无故障的 电源总电流为 A 量级；当电路出现桥接或栅源短 接等故障时，会在静态 CMOS 电路中形成一条从正 电源 VDD 到 VSS 地的低阻通路，导致电源总电流超 过 mA 量级。,13,直到20 世纪80 年代后期，半导体厂商认识到IDDQ 测试是检测芯片物理缺陷的有效方法，IDDQ 测试才被普遍应用, CAD 工具也开始集成此项功能。目前，IDDQ 测试也逐渐与其他DFT结构，例如扫描路径测试、内建自测试、存储器测试等，结合在一起应用。,14,15,16,IDDQ 测试是源于物理缺陷的测试，也是可靠性测试的一部分1996 年S
6、RC (Semiconductor Research Corporation ）认定IDDQ 测试是20 世纪90 年代到21 世纪主要的测试方法之一。IDDQ 测试已成为IC 测试和CAD 工具中一个重要内容，许多Verilog/HDL 模拟工具包含IDDQ 测试生成和故障覆盖率分析的功能。 IDDQ 测试引起重视主要是测试成本非常低和能从根本上找出电路的问题（缺陷）所在。例如，在电压测试中，要把测试覆盖率从80提高10% ，测试图形一般要增加一倍，而要从95 每提高一个百分点，测试图形大约要在前面的基础上提高一倍，但若在电压测试生成中加入少量的IDDQ 测试图形，就可能达到同样的效果。,1
7、7,另外，即使电路功能正常，IDDQ 测试仍可检测出桥接、短路、栅氧短路等物理缺陷。但是IDDQ 测试并不能代替功能测试，一般只作为辅助性测试。IDDQ 测试也有其不足之处，一是前面提到的需要选择合适的测量手段，二是对于深亚微米技术，由于亚阂值元件的增加，静态电流已高得不可区分。; U: I, L6 e3 S IDDQ 测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常小（nA 级），而存在缺陷时（如栅氧短路或金属线短接）静态电流就大得多如果用IDDQ 法测出某一电路的电流超常，则意味着此电路可能存在缺陷。图1 以CMOS 反相器中栅氧短路和金属线桥接形成的电流通道为例，对这
8、一概念进行了进一步阐述对于正常的器件，因制造工艺的改变或测量的不准确，也可能得出IDDQ 电流过大的判断，这种情况应先予以排除。,18,OUTPUT VOLTAGE TRIMMING 输出电压的修调,The trimming process trims the output voltage to what we want. The output voltage can be trimming to 2.5V to 5.5V with 0.1V step. 修调工艺允许将输出电压调整到我们需要的数值。输出电压以0.1V步进，可从2.5V修调到5.5V。,19,Before trimming, t
9、he exact value of VREF needs to be measured. Due to process variation, VREF may vary about 10%. The VREF measurement is indirect, i.e., we measure VOUT value and then calculate the value of VREF with the following equation: VREF = VOUT*(RA/(RA+RB+RC) = VOUT/2 After VREF is known, output voltage can
10、be trimmed to the wanted value based on: VOUT = VREF*(1+(RB+RC)/ RA) Then RC can be calculated as: RC = 1200K*(VOUT/VREF - 2),20,RC=30K*( F0*20+F1*21+F2*22+F3*23+F4*24+F5*25+ F6*26) =30K* FDEC,从图 3 ，我们有:,图3,RC = 1200K*(VOUT/VREF - 2),比较这二个相等有关, 我们有: 30K*FDEC=1200K*(VOUT/VREF- 2) 或 FDEC=40*(VOUT/VREF
11、- 2),21,Convert FDEC into an 7-bit binary number B6B5B4B3B2B1B0, then each bit Bi (i=06) corresponds to the corresponding fuse Fi (i=06). If a bit is 1, then the corresponding fuse needs to blow. 熔丝译码值FDEC是一值7位进制数 B6B5B4B3B2B1B0, 然后每位Bi(i=0 6)与对应的熔断丝 Fi(i=0 6)相符合。如果该位是 1, 那对应的熔断丝需要熔断。 烧熔丝也有很多实现方法，有烧
12、多晶，烧金属，也有烧二极管等。烧多晶和金属指的是，在特定形状的多晶和金属细丝两端加大电流，将其从连通状态烧熔化至开路状态。,22,Step 1: Set the target output voltage as VOUT_TARGET 设定目标值 Step 2: Set VCE=5V, RL=150, VIN=2.1V.加激励 Step 3: Measure VOUT and record this value as VOUT_INIT.测此时VOUT的实际值VOUT_INIT Step 4: If 2VVOUT_INIT3V, go to Step 5, otherwise the devi
13、ce fails. 如果在2-3V之间，进行第5步，否则器件报废 Step 5: Calculate VREF by VREF = VOUT_INIT/2 and record the value as VREF0. 计算VREF = VOUT_INIT/2，并设为 VREF0,23,Step 6: Calculate FDEC by FDEC = 40*(VOUT_TARGET/VREF0 - 2). Step 7: Convert FDEC into 7 bit binary number: B6B5B4B3B2B1B0. Step 8: Blow the fuses whose corr
14、esponding bit is 1. Step 9: Measure VOUT again and record the value as VOUT_FINAL. Step 10: Calculate the error as err = ABS(100*(VOUT_FINAL-VOUT_TARGET)/VOUT_TARGET). Step 11: If err 1.5%, the device is qualified, otherwise it fails.,24,START-UP VOLTAGE TEST 启动 上电过程,This test checks the start-up input voltage of the device. Step 1: Set VCE=3.5V, RL=3.0K, this will set 1mA load current. Step 2: Ramp up VIN from 0.3V to 0.9V. Step 3: Measure VOUT and record this value as VOUT_STARTUP. Step 4: If VOUT_STARTUP VOUT_TARGET* 0.85V, the device is qualified, otherwise it fails.,
