Cyclone IV FPGA 器件系列概述.pdf

1、CYIV-51001-1.5 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identi

2、fied as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Alteras standard warranty, but reserves the right to make changes to any products and services at a

3、ny time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications

4、before relying on any published information and before placing orders for products or services. Cyclone IV器件手册， 卷1 2011年11月 Subscribe ISO 9001:2008 Registered 1. Cyclone IV FPGA 器件系 列概述 Altera新的Cyclone IV系列 FPGA 器件巩固了Cyclone系列在低成本、低功耗FPGA 市场的领导地位，并且目前提供集成收发器功能的型号。Cyclone IV器件旨在用于大 批量，成本敏感的应用，使系统设计师在

5、降低成本的同时又能够满足不断增长的带宽 要求。 Cyclone IV器件系列是建立在一个优化的低功耗工艺基础之上，并提供以下两种型 号： Cyclone IV E最低的功耗，通过最低的成本实现较高的功能性 Cyclone IV GX最低的功耗，集成了3.125 Gbps收发器的最低成本的 FPGA 1 Cyclone IV E 器件可以在1.0 V和1.2 V核电压下使用。 f 欲了解详细信息，请参考Power Requirements for Cyclone IV Devices章 节。 Cyclone IV器件集成了一个可选择的低成本收发器，在未影响性能的情况下，节省了 功耗及成本。针对无

6、线、有线、广播、工业，用户以及通信等行业中的低成本的小型 应用，Cyclone IV器件无疑是最理想的选择。 Cyclone IV 器件系列特性 Cyclone IV器件系列具有以下特性： 低成本、低功耗的FPGA架构： 6 K 到150 K的逻辑单元 高达 6.3 Mb的嵌入式存储器 高达 360个 18 18乘法器，实现DSP处理密集型应用 协议桥接应用，实现小于 1.5 W的总功耗 November 2011 CYIV-51001-1.512 第 1章:Cyclone IV FPGA 器件系列概述 Cyclone IV 器件系列特性 Cyclone IV 器件手册， Altera 公司

7、2011 年 11 月 卷 1 Cyclone IV GX器件提供高达八个高速收发器以支持： 高达 3.125 Gbps的数据速率 8B/10B编码器 /解码器 8-bit或者10-bit位物理介质附加子层(PMA)到物理编码子层(PCS)接口 字节串化器 /解串器(SERDES) 字对齐器 速率匹配FIFO 公共无线电接口(CPRI)的TX位滑块 电路空闲 动态通道重配置以实现数据速率及协议的即时修改 静态均衡及预加重以实现最佳的信号完整性 每通道150 mW 的功耗 灵活的时钟结构以支持单一收发器模块中的多种协议 Cyclone IV GX器件对PCI Express (PIPE)(PCI

8、e)Gen 1提供了专用的硬核IP： 1,2,和4通道配置 终点和根端口配置 高达 256-byte 的有效负载 一个虚拟通道 2 KB 重试缓存 4 KB 接收(Rx)缓存 Cyclone IV GX器件提供多种协议支持： PCIe (PIPE) Gen 11,2,和4 (2.5 Gbps) 千兆以太网 (1.25 Gbps) CPRI (高达3.072 Gbps) XAUI (3.125 Gbps) 三倍速率串行数字接口(SDI）(高达2.97 Gbps) 串行 RapidIO(3.125 Gbps) Basic模式(高达3.125 Gbps) V-by-One( 高达3.0 Gbps)

9、DisplayPort(2.7 Gbps) 串行高级技术附件 (Serial Advanced Technology Attachment (SATA)( 高达 3.0 Gbps) OBSAI(高达3.072 Gbps)第 1 章:Cyclone IV FPGA 器件系列概述 13 器件资源 Altera 公司 2011 年 11 月 Cyclone IV 器件手册，卷1 高达532个用户I/O 高达 840 Mbps 发送器(Tx), 875 Mbps Rx的LVDS接口 支持高达200 MHz的DDR2 SDRAM接口 支持高达167 MHz的QDRII SRAM和DDR SDRAM 每器

10、件中高达8个锁相环(PLLs) 支持商业与工业温度等级 器件资源 表 1-1列出了Cyclone IV E器件资源。 表 1-1. Cyclone IV E器件系列资源 资源 EP4CE6 EP4CE10 EP4CE15 EP4CE22 EP4CE30 EP4CE40 EP4CE55 EP4CE75 EP4CE115 逻辑单元(LE) 6,272 10,320 15,408 22,320 28,848 39,600 55,856 75,408 114,480 嵌入式存储器(Kbits) 270 414 504 594 594 1,134 2,340 2,745 3,888 嵌入式18 18 乘

11、法器 15 23 56 66 66 116 154 200 266 通用PLL 224444444 全局时钟网络 10 10 20 20 20 20 20 20 20 用户I/O块 888888888 最大用户I/O (注释1) 179 179 343 153 532 532 374 426 528 表1 - 1 注释： (1) 管脚列表文件中的用户 I/O 管脚包括所有的通用I/O 管脚、专用时钟管脚以及两用配置管脚。收发器管脚和专用配置管脚不包 括在这一管脚列表中。14 第 1章:Cyclone IV FPGA 器件系列概述 器件资源 Cyclone IV 器件手册， Altera 公司

12、2011 年 11 月 卷 1 表 1-2列出了Cyclone IV GX 器件资源 表 1-2. Cyclone IV GX器件系列的资源 资源 EP4CGX15 EP4CGX22 EP4CGX30 (注释1) EP4CGX30 (注释2) EP4CGX50 (注释3) EP4CGX75 (注释3) EP4CGX110 (注释3) EP4CGX150 (注释3) 逻辑单元(LE) 14,400 21,280 29,440 29,440 49,888 73,920 109,424 149,760 嵌入式存储器(Kbit) 540 756 1,080 1,080 2,502 4,158 5,49

13、0 6,480 嵌入式18 18乘法器 04 08 08 01 4 01 9 82 8 03 6 0 通用PLL 122 4 (注释4) 4 (注释4) 4 (注释4) 4 (注释4) 4 (注释4) 多用PLL 2 (注释5) 2 (注释5) 2 (注释5) 2 (注释5) 4 (注释5) 4 (注释5) 4 (注释5) 4 (注释5) 全局时钟网络 20 20 20 30 30 30 30 30 高速收发器(注释6) 24448888 收发器最大数据速率 (Gbps) 2.5 2.5 2.5 3.125 3.125 3.125 3.125 3.125 PCIe(PIPE) 硬核IP模 块

14、11111111 用户I/O块 9 (注释7) 9 (注释7) 9 (注释7) 11 (注释8) 11 (注释8) 11 (注释8) 11 (注释8) 11 (注释8) 最大用户I/O (注释9) 72 150 150 290 310 310 475 475 表1 - 2 注释： (1) 应用于F169和F324封装。 (2) 应用于F484封装。 (3) 仅有两个多用途 PLL 可应用于 F484 封装。 (4) 其中两个通用PLL 可以支持收发器时钟。欲了解详细信息，请参阅 Clock Networks and PLLs in Cyclone IV Devices 章节。 (5) 当多用P

15、LL 未用于同步收发器时，可将它们用于通用时钟。有关详细信息，请参阅 Clock Networks and PLLs in Cyclone IV Devices章节。 (6) 如果PCIe 1, 您可以将该象限中其它收发器用于相同或者不同的数据速率下的其他协议。 (7) 包括用于 HSSI 参考时钟输入的一个配置 I/O 块和两个专用的时钟输入 I/O 块。 (8) 包括用于 HSSI 参考时钟输入的一个配置 I/O 块和四个专用的时钟输入 I/O 块。 (9) 管脚列表文件中的用户 I/O 管脚包括所有的通用I/O 管脚、专用时钟管脚以及两用配置管脚。收发器管脚和专用配置 管脚不包括在这一管

16、脚列表中。? 1?:Cyclone IV FPGA 器件系 列概述 15 封装矩阵 Altera公司 2011年11月 Cyclone IV 器件手册， 卷1 封装矩阵 表 1-3列出了Cyclone IV E 器件封装产品。 表 1-3. Cyclone IV E器件系列的封装产品(注释1) 封装 E144 M164 U256 F256 U484 F484 F780 尺寸(毫米) 22 22 8 8 14 14 17 17 19 19 23 23 29 29 间距(毫米) 0.5 0.5 0.8 1.0 0.8 1.0 1.0 器件 用户I/O LVDS (注释2) 用户I/O LVDS (

17、注释2) 用户I/O LVDS (注释2) 用户I/O LVDS (注释2) 用户I/O LVDS (注释2) 用户I/O LVDS (注释2) 用户I/O LVDS (注释2) EP4CE6 91 21 179 66 179 66 EP4CE10 91 21 179 66 179 66 EP4CE15 81 18 89 21 165 53 165 53 343 137 EP4CE22 79 17 153 52 153 52 EP4CE30 328 124 532 224 EP4CE40 328 124 328 124 532 224 EP4CE55 324 132 324 132 374 1

18、60 EP4CE75 292 110 292 110 426 178 EP4CE115 280 103 528 230 表 1-3注释： (1) E144 封装在底部有一个裸露衬底，这个裸露衬底是接地的，它必须接到 PCB 的地平面上。将该裸露衬底用于电路连接，而不要用于温度处理用途。 (2) 即包括专用 LVDS 对，也包括伪 LVDS 对。有关详细信息，请参阅 I/O Features in Cyclone IV Devices 章节。16 ? 1?:Cyclone IV FPGA 器件 系列概 述 封装矩阵 Cyclone IV 器件手册， November 2011 Altera Co

19、rporation 卷 1 表1 - 4 列出了Cyclone IV GX器件封装产品，包括I/O 和收发器数量 表 1-4. Cyclone IV GX器件系列的封装产品 封装 N148 F169 F324 F484 F672 F896 尺寸(毫 米) 11 11 14 14 19 19 23 23 27 27 31 31 间距(毫 米) 0.5 1.0 1.0 1.0 1.0 1.0 器件 用户 I/O LVDS (注释1) XCVRs 用户 I/O LVDS (注释1) XCVRs 用户 I/O LVDS (注释1) XCVRs 用户 I/O LVDS (注释1) XCVRs 用户 I/

20、O LVDS (注释1) XCVRs 用户 I/O LVDS (注释1) XCVRs EP4CGX15 72 25 27 2 25 2 EP4CGX22 7 2 25 2 150 64 4 EP4CGX30 7 2 25 2 150 64 42 9 0 130 4 EP4CGX50 2 9 0 130 4 310 140 8 EP4CGX75 2 9 0 130 4 310 140 8 EP4CGX110 270 120 4 393 181 84 7 5 220 8 EP4CGX150 270 120 4 393 181 84 7 5 220 8 表 1-4注释： (1) 即包括专用 LVDS

21、 对，也包括伪 LVDS 对。有关详细信息，请参阅 I/O Features in Cyclone IV Devices章节。第 1 章:Cyclone IV FPGA 器件系列概述 17 Cyclone IV 器件系列的速度等级 Altera 公司 2011 年 11 月 Cyclone IV 器件手册，卷1 Cyclone IV 器件系列的速度等级 表 1-5列出了Cyclone IV GX 器件的速率等级。 表 1-6列出了Cyclone IV E器件的速率等级。 表 1-5. Cyclone IV GX器件系列的速度等级 器件 N148 F169 F324 F484 F672 F896

22、 EP4CGX15 C7, C8, I7 C6, C7, C8, I7 EP4CGX22 C6, C7, C8, I7 C6, C7, C8, I7 EP4CGX30 C6, C7, C8, I7 C6, C7, C8, I7 C6, C7, C8, I7 EP4CGX50 C6, C7, C8, I7 C6, C7, C8, I7 EP4CGX75 C6, C7, C8, I7 C6, C7, C8, I7 EP4CGX110 C7, C8, I7 C7, C8, I7 C7, C8, I7 EP4CGX150 C7, C8, I7 C7, C8, I7 C7, C8, I7 表 1-6.

23、Cyclone IV E器件系列的速度等级(注释1) , (注释2) 器件 E144 M164 U256 F256 U484 F484 F780 EP4CE6 C8L, C9L, I8L C6, C7, C8, I7, A7 I 7 N C8L, C9L, I8L C6, C7, C8, I7, A7 EP4CE10 C8L, C9L, I8L C6, C7, C8, I7, A7 I 7 N C8L, C9L, I8L C6, C7, C8, I7, A7 EP4CE15 C8L, C9L, I8L C6, C7, C8, I7 I7N I7N C8L, C9L, I8L C6, C7, C

24、8, I7, A7 C8L, C9L, I8L C6, C7, C8, I7, A7 EP4CE22 C8L, C9L, I8L C6, C7, C8, I7, A7 I 7 N C8L, C9L, I8L C6, C7, C8, I7, A7 EP4CE30 C8L, C9L, I8L C6, C7, C8, I7, A7 C8L, C9L, I8L C6, C7, C8, I7 EP4CE40 I 7 N C8L, C9L, I8L C6, C7, C8, I7, A7 C8L, C9L, I8L C6, C7, C8, I718 第 1章:Cyclone IV FPGA 器件系列概述 C

25、yclone IV 器件系列体系结构 Cyclone IV 器件手册， Altera 公司 2011 年 11 月 卷 1 Cyclone IV 器件系列体系结构 这一部分介绍了Cyclone IV 器件的体系结构，其中包括以下几方面内容： FPGA核心架构 I/O特性 时钟管理 外部存储器接口 配置 高速收发器(仅适用于Cyclone IV GX器件) PCI Express的硬核IP(仅适用于Cyclone IV GX器件) FPGA 核心架构 Cyclone IV器件采用了与成功的Cyclone系列器件相同的核心架构。这一架构包括由 四输入查找表(LUTs) 构成的LE,存储器模块以及乘

26、法器。 每一个Cyclone IV器件的M9K存储器模块都具有9 Kbit的嵌入式SRAM存储器。您可 以把 M9K模块配置成单端口、简单双端口、真双端口 RAM以及FIFO缓冲器或者ROM， 通过配置也可以实现表 1-7中的数据宽度。 EP4CE55 I 7 N C8L, C9L, I8L C6, C7, C8, I7 C8L, C9L, I8L C6, C7, C8, I7 EP4CE75 I 7 N C8L, C9L, I8L C6, C7, C8, I7 C8L, C9L, I8L C6, C7, C8, I7 EP4CE115 C8L, C9L, I8L C7, C8, I7 C8L

27、, C9L, I8L C7, C8, I7 表1 - 6 注释： (1) C8L、C9L和I8L速度等级适用于1.0 V的核电压。 (2) C6、C7、 C8、 I7和A7速度等级适用于1.2 V的核电压。 表 1-6. Cyclone IV E器件系列的速度等级(注释1) , (注释2) 器件 E144 M164 U256 F256 U484 F484 F780 表 1-7. Cyclone IV器件系列的M9K模块数据宽度 模式 数据宽度配置 单端口或简单双端口 1, 2, 4, 8/9, 16/18,和32/36 真双端口 1, 2, 4, 8/9,和16/18第 1 章:Cyclone

28、 IV FPGA 器件系列概述 19 Cyclone IV 器件系列体系结构 Altera 公司 2011 年 11 月 Cyclone IV 器件手册，卷1 Cyclone IV器件中的乘法器体系结构与现有的Cyclone系列器件是相同的。嵌入式乘 法器模块可以在单一模块中实现一个18 18或两个 9 9 乘法器。Altera 针对乘 法器模块的使用提供了一整套的 DSP IP，其中包括有限脉冲响应(FIR)， 快速傅里叶 变换 (FFT)和数字控制震荡器(NCO)功能。Quartus II 设计软件中的DSP Builder工 具集成了MathWorks Simulink与MATLAB 设

29、计环境，从而实现了一体化的DSP设计流 程。 f 要了解更多信息，请参阅 Logic Elements and Logic Array Blocks in Cyclone IV Devices, Memory Blocks in Cyclone IV Devices,和 Embedded Multipliers in Cyclone IV Devices章节。 I/O特性 Cyclone IV器件I/O支持可编程总线保持、可编程上拉电阻、可编程延迟、可编程驱 动能力以及可编程 slew-rate控制，从而实现了信号完整性以及热插拔的优化。 Cyclone IV器件支持符合单端I/O标准的校准后

30、片上串行匹配 (Rs OCT) 或者驱动阻抗 匹配 (Rs)。 在Cyclone IV GX器件中，高速收发器 I/O位于器件的左侧。器件的顶 部，底部及右侧可以实现通用用户I/O。 表 1-8列出Cyclone IV 器件所支持的I/O标准。 LVDS SERDES在器件内核中通过使用逻辑单元来实现。 f 要了解更多信息，请参阅 I/O Features in Cyclone IV Devices 章节。 时钟管理 Cyclone IV器件包含了高达 30 个全局时钟(GCLK) 网络以及高达8个PLL（每个PLL 上均有五个输出端 )，以提供可靠的时钟管理与综合。您可以在用户模式中对 Cy

31、clone IV器件PLL进行动态重配置来改变时钟频率或者相位。 Cyclone IV GX器件支持两种类型的PLL: 多用PLL和通用PLL： 将多用PLL用于同步收发器模块。当没有用于收发器时钟时， 多用PLL也可用于通用 时钟。 将通用PLL用于架构及外设中的通用应用， 例如外部存储器接口。一些通用PLL可以 支持收发器时钟。 f 要了解更多信息，请参阅 Clock Networks and PLLs in Cyclone IV Devices 章节。 表 1-8. Cyclone IV器件系列所支持的 I/O标准 类型 I/O 标准 单端I/O LVTTL, LVCMOS, SSTL,

32、 HSTL, PCI,和PCI-X 差分I/O SSTL, HSTL, LVPECL, BLVDS, LVDS, mini-LVDS, RSDS, and PPDS110 第 1章:Cyclone IV FPGA 器件系列概述 Cyclone IV 器件系列体系结构 Cyclone IV 器件手册， Altera 公司 2011 年 11 月 卷 1 外部存储器接口 Cyclone IV器件支持位于器件顶部，底部和右侧的SDR、 DDR， DDR2 SDRAM和QDRII SRAM接口。Cyclone IV E器件也支持这些接口位于器件左侧。接口可能位于器件的两 个或多个侧面，以实现更灵活的电

33、路板设计。Altera DDR SDRAM存储器接口解决方案 由一个PHY接口和一个存储控制器组成。Altera提供了 PHY IP，您可以将它与您自己 定制的存储控制器或Altera 提供的存储控制器一起使用。Cyclone IV器件支持在DDR 和DDR2 SDRAM 接口上使用纠错编码(ECC)位。 f 要了解更多信息，请参阅 External Memory Interfaces in Cyclone IV Devices章 节。 配置 Cyclone IV器件使用 SRAM单元存储配置数据。每次器件上电后，配置数据会被下载到 Cyclone IV器件中。低成本配置选项包括 Altera

34、 EPCS系列串行闪存器件以及商用并 行闪存配置选项。这些选项实现了通用应用程序的灵活性，并提供了满足特定配置以 及应用程序唤醒时间要求的能力。 表 1-9列出了Cyclone IV器件所支持的配置方案。 所有的收发器I/O管脚均支持IEEE 1149.6 (AC JTAG)，而所有其它管脚均支持用于边 界扫描测试的IEEE 1149.1 (JTAG)。 f 要了解更多信息，请参阅 JTAG Boundary - Scan Testing for Cyclone IV Devices章 节。 要使 Cyclone IV GX 器件满足PCIe 100 ms唤醒时间的要求，您必须将被动串行(PS

35、) 配置模式用于EP4CGX15/22/30器件，并将快速被动并行(FPP)配置模式用于 EP4CGX30F484和EP4CGX50/75/110/150器件。 f 要了解更多信息，请参阅 Configuration and Remote System Upgrades in Cyclone IV Devices章节。 在用户模式期间，所有的 Cyclone IV GX 器件均支持循环冗余校验(CRC)错误检测特 性。对于Cyclone IV E器件，该特性仅被核电压为1.2 V的器件所支持。 f 要了解关于 CRC错误检测的详细信息，请参考SEU Mitigation in Cyclone

36、IV Devices 章节。 表 1-9. Cyclone IV器件系列的配置方案 器件 支持的配置方案 Cyclone IV GX AS, PS, JTAG, and FPP (注释1) Cyclone IV E AS, AP, PS, FPP, and JTAG 表1 - 9 注释： (1) FPP配置方案仅被EP4CGX30F484 和EP4CGX50/75/110/150器件支持。第 1 章:Cyclone IV FPGA 器件系列概述 111 Cyclone IV 器件系列体系结构 Altera 公司 2011 年 11 月 Cyclone IV 器件手册，卷1 高速收发器 (仅适用

37、于 Cyclone IV GX 器件 ) Cyclone IV GX器件包含多达8 个可以独立操作的全双工高速收发器。这些模块支持多 个业界标准的通信协议以及Basic模式，您可以使用这些模块以实现您自己专有的协 议。每个收发器通道都具有各自的预加重和均衡电路，您可以设置编译时间以优化信 号的完整性并减少误码率。收发器模块也支持动态重配置，允许您即时更改数据速率 和协议。 图 1-1显示了Cyclone IV GX 收发器的结构 f 要了解更多信息，请参阅 Cyclone IV Transceivers Architecture 章节。 PCI Express 的硬核 IP( 仅适用于 Cyc

38、lone IV GX 器件) 每个 Cyclone IV GX 器件中的单一硬核IP模块都集成了1, 2, 或4 PCIe (PIPE)。这一硬核IP 模块是一个完整的PCIe (PIPE)协议解决方案，用于实现 PHY-MAC层、数据链路层以及传输层的功能性。PCIe (PIPE)模块的硬核 IP 支持根端 口与端点配置。这个预验证的硬核IP模块能够降低风险、缩短设计时间，减少时序收 敛及验证时间。您可以通过Quartus II的PCI Express Compiler对模块进行配置， 在整个过程中Quartus II的PCI Express Compiler将逐步指导您完成模块的配置。 f

39、 要了解更多信息，请参阅 PCI Express Compiler User Guide。 图 1-1. Cyclone IV GX器件的收发器通道 RX Phase Compensation FIFO TX Phase Compensation FIFO Byte Ordering Byte Deserializer Byte Serializer 8B10B Decoder 8B10B Encoder Rate Match FIFO Receiver Channel PCS Receiver Channel PMA Word Aligner rx_datain Deserializer C

40、DR Transmitter Channel PCS Transceiver Channel PMA tx_dataout Serializer PCI Express hard IP FPGA Fabric PIPE Interface112 第 1章:Cyclone IV FPGA 器件系列概述 参考和订购信息 Cyclone IV 器件手册， Altera 公司 2011 年 11 月 卷 1 参考和订购信息 图 1-2显示Cyclone IV GX器件的订购码。 图 1-3显示Cyclone IV E器件的订购码。 图 1-2. Cyclone IV GX器件的封装订购信息 Famil

41、y Signature Transceiver Count Package Type Package Code Operating Temperature Speed Grade Optional Suffix Indicates specific device options or shipment method GX : 3-Gbps transceivers EP4C : Cyclone IV 15 : 14,400 logic elements 22 : 21,280 logic elements 30 : 29,440 logic elements 50 : 49,888 logic

42、 elements 75 : 73,920 logic elements 110 : 109,424 logic elements 150 : 149,760 logic elements B : 2 C : 4 D : 8 F : FineLine BGA (FBGA) N : Quad Flat Pack No Lead (QFN) FBGA Package Type 14 : 169 pins 19 : 324 pins 23 : 484 pins 27 : 672 pins 31 : 896 pins QFN Package Type 11 : 148 pins C : Commerc

43、ial temperature (T J= 0 C to 85 C) I : Industrial temperature (T J= -40 C to 100 C) 6 (fastest) 7 8 N : Lead-free packaging ES : Engineering sample EP4C GX 30 C F 19 C 7 N Member Code Family Variant 图 1-3. Cyclone IV E器件的封装订购信息 Family Signature Package Type Package Code Operating Temperature Speed G

44、rade Optional Suffix Indicates specific device options or shipment method E : Enhanced logic/memory EP4C : Cyclone IV 6 : 6,272 logic elements 10 : 10,320 logic elements 15 : 15,408 logic elements 22 : 22,320 logic elements 30 : 28,848 logic elements 40 : 39,600 logic elements 55 : 55,856 logic elem

45、ents 75 : 75,408 logic elements 115 : 114,480 logic elements F : FineLine BGA (FBGA) E : Enhanced Thin Quad Flat Pack (EQFP) U : Ultra FineLine BGA (UBGA) M : Micro FineLine BGA (MBGA) FBGA Package Type 17 : 256 pins 23 : 484 pins 29 : 780 pins EQFP Package Type 22 : 144 pins UBGA Package Type 14 :

46、256 pins 19 : 484 pins MBGA Package Type 8 : 164 pins C : Commercial temperature (T J= 0 C to 85 C) I : Industrial temperature (T J= -40 C to 100 C)Extended industrial temperature (T J= -40 C to 125 C) A : Automotive temperature (T J= -40 C to 125 C) 6 (fastest) 7 8 9 N : Lead-free packaging ES : En

47、gineering sample L : Low-voltage device EP4C E 40 F 29 C 8 N Member Code Family Variant第 1 章:Cyclone IV FPGA 器件系列概述 113 文档修订历史 Altera 公司 2011 年 11 月 Cyclone IV 器件手册，卷1 文档修订历史 表 1-10列出本章节的修订历史。 表 1-10. 文档修订历史 日期 版本 修订内容 2011年11月 1.5 更新了 “Cyclone IV器件系列特性”章节。 更新了图1- 2和图 1-3。 2010年12月 1.4 针对 Quartus II软件版本 10.1的发布进行的更新 添加了 Cyclone IV E新器件封装信息 更新了表 11、表 12、表 13、表 15和表 16。 更新了图 13。 少许的文本编辑。 2010年7月 1.3 更新 Table 12以包括F484的封装信息 2010年3月 1.2 更新了表 13 和表 16。 更新了图 13。 少许的文本编辑。 2010年2月 1.1 针对Quartus II软件版本9.1 SP1的发布， 在表 11,表 13,和 表 16 中