1、计算机组成原理习题及解答(第二部分）,北京邮电大学计算机科学与技术学院,第五章习题,分 析 题,下图所示的CPU逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16384字（字长18位），数据存储器DM最大容量是65536字（字长16位）。各寄存器均有“打入”(Rin)“送出”(Rout)控制命令，但图中未标出。设机器指令格式为 17 13 12 0 OP X 加法指令可写为“ADD X(Ri)” ,其功能是(AC0) + (Ri) + X)AC1,其中(Ri) + X)部分通过寻址方式指向数据存储器DM。现取Ri为R1。画出ADD指令的指令周期流程图，写明“数据通
2、路”和相应的微操作控制信号。,分 析 题,分 析 题,解：加法指令“ADD X(Ri)”是一条隐含指令，其中一个操作数来自AC0.另一个操作数在数据存储器DM中，其地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定。其指令周期流程图如下图，相应的微程序控制符号标在框图外面。,分 析 题,某16位机运算器框图如图所示，其中ALU为加法器，SA,SB为锁存器，4个通用寄存器的读/写控制符号如下表所示：,分 析 题,(1)请设计微指令格式（只考虑控制字段）。(2)“ADD R0,R1”指令完成(R0)+ (R1) R1的操作，画出微程序流程图。,分 析 题,解:,其中:LDSA,LDSB为锁存
3、器打入信号， CLR为SB清零信号 LSB为SB送原码控制信号 LSB为SB送反码控制信号,分 析 题,下图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W信号控制），AR为主存地址寄存器，DR为数据缓冲寄存器。ALU由加减控制信号决定完成何种操作。控制信号G控制的是一个门电路。另外，线上标注有控制信号，例如Yi表示Y寄存器的输入控制信号，R10表示寄存器R1的输出控制信号。未标注的线为直通线，不受控制。现有“ADD R2, R0”指令完成(R0) + (R2) R0的功能操作。请画出该指令的指令周期流程图，并列出相应的微程序控制信号序列。
4、假设该指令的地址已放入PC中。,分 析 题,分 析 题,解：ADD指令是加法指令，参与运算的二数放在R0和R2中，相加结果放在R0中。指令周期流程图包括取指令阶段和执行指令阶段两部分。每一方框表示一个CPU周期。其中框内表示数据传送路径，框外列出微操作控制信号。,分 析 题,某机主要功能部件如图所示，其中为主存，MBR为主存数据寄存器，MAR为主存地址寄存器，IR为指令寄存器，PC为程序计数器，03为通用寄存器，,为暂存器,分 析 题,请补充各部件之间的主要联结线，并注明数据流动方向画出“（1），（2）”指令周期流程图。该指令的含义是进行求和运算，源操作数地址在1中，目标操作数寻址方式为自増型
5、寄存器间接寻址方式（先取地址后加）。解：,分 析 题,“ADD （R1），（R2）+”指令是SS型指令，源操作数的地址在R1，操作数在主存，所以是R1间接寻址。目的操作数也在主存，由R2间接寻址，但R2的内容要加1进行修改。 指令周期流程图如下：,分 析 题,今有4级流水线，分别完成取指，指令译码并取数，运算，送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns, 80ns, 50ns.请问 ：(1)流水线的操作周期应设计为多少？(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行？(3)如果在硬件设计上加以改进，至少需要推迟多少时间？解：
6、(1)流水线的操作时钟周期 t按四步操作中最长时间来考虑,所以t=100ns. (2)两条指令发生数据相关冲突情况: ADDR1,R2,R3 ;R2+R3R1 SUBR4,R1,R5; R1-R5R4 两条指令在流水线中执行情况如下表所示: 时钟指令 1234567 ADD IFIDEXWBSUBIFIDEXWB,分 析 题,ADD指令在时钟4时将结果写入寄存器堆(R1),但SUB指令在时钟3时读寄存器堆(R1).本来ADD指令应先写入R1,SUB指令后读R1,结果变成SUB指令先读R1,ADD指令后写R1,因而发生两条指令间数据相关.如果硬件上不采取措施,第2条指令SUB至少应推迟2个操作时
7、钟周期(2100ns).(3)如果硬件上加以改进(采取旁路技术),可推迟1个操作时钟周期(100ns)。,分 析 题,下图给出了微程序控制的某计算机的部分微指令序列，图中每一框代表一条微指令。分支点a由指令寄存器IR5,IR6两位决定，分支b由条件码标志Co决定，现采用断定方式实现微程序的顺序控制，已知微地址寄存器长度为8位，要求：设计实现该微指令序列的微指令字顺序控制字段格式。画出微地址转移逻辑图。,分 析 题,分 析 题,解：已知微地址寄存器长度为位。故推知控存容量位256单元。所给条件中微程序有两处分支转移。如下不考虑其他分支转移，则需要位判别测试位P1P2 (直接控制)，故顺序控制字段
8、共位，其格式如下，Ai表示微地址寄存器的某一位。,分 析 题,微程序在a处有4路转移,用P1测试.在b处有2路转移,用P2测试，故转移逻辑表达式如下：A8 = P1IR6Ti A7 = P1IR5Ti A6 = P2C0Ti其中Ti为节拍脉冲信号。在P1条件下，当IR6 = 1时，Ti脉冲到来时微地址寄存器的第位A8将置“”，从而将该位“”修改为“”。如果IR6 = 0 ,则A8的“”状态保持不变。A7,A8的修改也类似。,分 析 题,已知某机采用微程序控制方式，其存储器容量为51248（位），微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用
9、断定方式，如图所示，（1）微指令中的三个字段分别应多少位？（2）画出对应这种微指令格式的微程序控制器逻辑框图。,分 析 题,解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为3位，（采用字段译码），下地址字段为9位，因为控制容量为512单元，微命令字段是（48-3-9）= 36 位。（2）对应上述微指令格式的微程序控制器逻辑框图如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位
10、数，从而实现微程序的分支转移。,分 析 题,分 析 题,设有一运算器数据通路,如图所示。假设操作数a和b（补码），已分别放在通用寄存器R1和R2中，ALU有，M（传送）三种操作功能。指出相容性微操作和相斥性微操作用字段直接译码法设计适用此运算器的微指令格式。,分 析 题,分 析 题,解： （1） 相斥性微操作有如下五组：移位器（R，L，V）ALU（+，-，M）A选通门的4个控制信号B选通门的7个控制信号 寄存器的输入与输出控制信号，即输入时不能输出，反之亦然 相容性微操作： A选通门的任一信号与B选通门控制信号 B选通门的任一信号与A选通门控制信号ALU的任一信号与加1控制信号寄存器的4个输入
11、控制信号可以是相容性的五组控制信号中组与组之间是相容性的,分 析 题,分 析 题,运算器结构如图所示, IR为指令寄存器,R1R3是三个通用寄存器,其中任何一个可作为源寄存器或目标寄存器,A和B是三选一多路开关,通路的选择分别由AS0,AS1和BS0,BS1控制(如BS0BS1=01时选择R1,10时选择R2,11时选择R3),S1S2是ALU的操作性质控制端,功能如下: S1S2=00时 ALU输出B;S1S2=01时 ALU输出A+B;S1S2=10时 ALU输出A-B;S1S2=11时 ALU输出B,分 析 题,分 析 题,分 析 题,现有四条机器指令，其操作码分别为MOV（OP）=00
12、，ADD（OP）=01，COM（OP）=10，ADT（OP）=11。根据数据通路部分设计的微程序流程图如下图所示：（1）第一条是“取指”微指令，功能是将一条机器指令从主存M取出后放到指令寄存器IR；(2)P1测试指令类型，测试条件是指令操作码；(3)P2测试(a+b+c)是否大于9，测试条件是进位标志Cj；（4）公操作中硬件自动执行，程序计数器PCAR (主存地址寄存器)和PC+1动作。 现设定控制存储器EPROM容量最大为16个单元，其字长符合微指令格式要求。请给微程序流程图中每条微指令分配当前微地址与下一微地址（用二进制）编码给出。写出微地址转移逻辑表达式。画出微地址转移逻辑图。,分 析 题,分 析 题,分 析 题,（2）从流程图看出，P1处微程序出现四个分支，对应4个微地址，用OP码作为测试条件。P2处微程序出现2个分支，对应2个微地址 微地址转移逻辑表达式如下： A2=P2CjT4 A1=P1IR1T4 A0=P1IR0T4 其中IR1，IR0是指令类寄存器中存放操作码的触发器，T4表示某个节拍脉冲时修改微地址寄存器。,分 析 题,
