1、1、TTL集成门的逻辑功能和参数测试,2、集电极开路门与三态输出门的应用,3、组合逻辑电路的实验分析,4、组合逻辑电路的设计与测试,7、移位寄存器实验,5、译码器及其应用,6、触发器及其应用,8、计数器及其应用,9、脉冲分配器及其应用,10、555定时器及其应用,11、电子秒表实验调试,一、实验目的,三、实验电路,四、实验仪器,二、实验原理,五、实验内容,六、实验报告要求,七、集成电路简介,1、掌握TTL集成与非门的逻辑功能和主要参数的测试方法,一、实验目的,2、掌握TTL器件的使用规则,3、进一步熟悉数字电路实验装置的结构，基本功能和使用方法,二、实验原理,本实验采用四输入双与非门74LS2
2、0，即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入端。其逻辑框图、符号及引脚排列如图21(a)、(b)、(c)所示。1、与非门的逻辑功能与非门的逻辑功能是：当输入端中有一个或一个以上是低电平时，输出端为高电平；只有当输入端全部为高电平时，输出端才是低电平（即有“0”得“1”，全“1”得“0”。）其逻辑表达式为 Y,图21 74LS20逻辑框图、逻辑符号及引脚排列,(a),(b),(c),1）低电平输入电流IiL：是指被测输入端接地，其余输入端悬空，输出端空载时，由被测输入端流出的电流值。在多级门电路中，IiL相当于前级门输出低电平时，后级向前级门灌入的电流，因此它关系到前级门的
3、灌电流负载能力，即直接影响前级门电路带负载的个数，因此希望IiL小些。,2、 四与非门74LS20的主要参数,2）高电平输入电流IiH：是指被测输入端接高电平，其余输入端接地，输出端空载时，流入被测输入端的电流值。在多级门电路中，它相当于前级门输出高电平时，前级门的拉电流负载，其大小关系到前级门的拉电流负载能力，希望IiH小些。由于IiH较小，难以测量，一般免于测试。,3) 扇出系数NO：扇出系数NO是指门电路能驱动同类门的个数，它是衡量门电路负载能力的一个参数，TTL与非门有两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数NOL和高电平扇出系数NOH。通常
4、IiHIiL，则 NOHNOL，故常以NOL作为门的扇出系数。,4) 电压传输特性：TTL门的输出电压VO随输入电压Vi而变化的曲线Vof (Vi) 称为门的电压传输特性，通过它可读得门电路的一些重要参数，如输出高电平 VOH、输出电平VOL、关门电平VOff、开门电平VON、阈值电平VT 及抗干扰容限VNL、VNH等值。,5） 空载导通功耗PON指输入全部为高电平、输出为低电平且不带负载时的功率损耗。,6） 空载截止功耗POFF：指输入有低电平、输出为高电平且不带负载时的功率损耗。 7）噪声容限：电路能够保持正确的逻辑关系所允许的最大抗干扰值，称为噪声电压容限。输入低电平时的噪声容限为VOF
5、F VIL，输入高电平时的噪声容限为VIH VON。通常TTL门电路的VIH取其最小值2.0V, VIL取其最大值0.8V。,8） 平均传输延迟时间TPD：它是与非门的输出波形相对与输入波形的时间延迟，是衡量开关电路速度的重要指标。一般情况下，低速组件的TPD约为40 60ns，中速组件的TPD约为15 40ns，高速组件的TPD为8 15ns，超高速组件的TPD小于8ns。一个与非门的平均传输延迟时间可以通过下式近似计算： TPD =T/6,T为用三个门电路组成振荡器的周期。,三、实验电路,（a） (b) (c) (d),图25,(a)传输延迟特性,(b)tpd的测试电路,四、实验仪器与器件
6、,1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、直流数字电压表 5、直流毫安表 6、直流微安表 7、74LS202、1K、10K电位器，200电阻器(0.5W),五、实验内容,在合适的位置选取一个14P插座，按定位标记插好74LS20集成块。 、验证TTL集成与非门74LS20的逻辑功能 按图26接线，门的四个输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”。门的输出端接由 LED发光二极管组成的逻辑电平显示器（又称01指示器）的显示插口，LED亮为逻辑“1”， 不亮为逻辑“0”。按表22的真值表逐个测试集成块中两个与非门的逻辑
7、功能。74LS20有4个输入端，有16个最小项，在实际测试时，只要通过对输入1111、0111、1011、1101、1110五项进行检测就可判断其逻辑功能是否正常。,表,2、74LS20主要参数的测试(1) 分别按图22、23、25(b)接线并进行测试，将测试结果记入表23中。,(2)按图24接线，调节电位器RW，使vi从OV向高电平变化，逐点测量vi和vO的对应值，记入表24中。表24,六、实验报告要求,1实验目的; 2实验原理; 3实验仪器; 4实验电路; 5实验内容及实验步骤、实验数据; 6记录、整理实验结果，并对结果进行分析。 7、画出实测的电压传输特性曲线，并从中读出各有关参数值。
8、8总结TTL集成电路在实际应用时应该注意的事项。,集成电路芯片简介,数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图21所示。识别方法是：正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，依次排列到最后一脚（在左上角）。在标准形TTL集成电路中，电源端VCC一般排在左上端，接地端GND一般排在右下端。如74LS20为14脚芯片，14脚为VCC，7脚为GND。若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。,TTL集成电路使用规则,1、接插集成块时，要认清定位标记，不得插反。2、电源电压使用范围为
9、4.5V5.5V之间，实验中要求使用Vcc5V。电源极性绝对不允许接错。3、闲置输入端处理方法(1) 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。(2) 直接接电源电压VCC（也可以串入一只110K的固定电阻）或接至某一固定电压(2.4V4.5V)的电源上， 或与输入端为接地的多余与非门的输出端相接。(3) 若前级驱动能力允许，可以与使用的输入端并联。,TTL集成电路使用规则,4、输入端通
10、过电阻接地，电阻值的大小将直接影响电路所处的状态。当R680时，输入端相当于逻辑“0”；当R4.7 K时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。5、输出端不允许并联使用，否则不仅会使电路逻辑功能混乱，并会导致器件损坏。6、输出端不允许直接接地或直接接5V电源，否则将损坏器件，有时为了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc，一般取R35.1 K。,一、实验目的,三、实验电路,四、实验仪器,二、实验原理,五、实验内容,六、实验报告要求,集电极开路门与三态输出门的应用,1、掌握TTL集电极开路门的逻辑功能及其应用,一、实验目的,2、了解集电极负载电阻RL对
11、OC门的影响,3、掌握TTL三态门的逻辑功能及其应用,二、实验原理,1、 TTL集电极开路门（OC门）本实验所用OC与非门型号为2输入四与非门74LS03，内部逻辑图及引脚排列如图41(a)、(b)所示。OC 与非门的输出管T3是悬空的，工作时，输出端必须通过一只外接电阻RL和电源EC相连接，以保证输出电平符合电路要求。(a) (b) 图41 74LS03内部结构及引脚排列,OC门的应用主要有下述三个方面(1)利用电路的“线与”特性方便的完成某些特定的逻辑功能。如图42所示，将两个OC与非门输出端直接并接在一起， 则它们的输出FFAFB，实现线与的功能。,(2) 实现多路信息采集，使两路以上的
12、信息共用一个传输通道(总线)。(3) 实现逻辑电平的转换，以推动荧光数码管、继电器、MOS器件等多种数字集成电路。,OC门输出并联运用时负载电阻RL的选择,如图43所示电路由n 个OC与非门“线与”驱动有m个输入端的N个TTL与非门，为保证OC与非门输出电平符合逻辑要求，负载电阻RL阻值的选择范围为,2、TTL三态输出门（3S门）TTL三态输出门是一种特殊的门电路，它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外（这两种状态均为低阻状态），还有第三种输出状态 高阻状态，处于高阻状态时，电路与负载之间相当于开路。三态输出门按逻辑功能及控制方式来分有各种不同类型，本实验
13、所用三态门的型号是74LS125三态输出四总线缓冲器，图44(a)是三态输出四总线缓冲器的逻辑符号，图44(b)为74LS125引脚排列。,(a) (b)图44 74LS125三态四总线缓冲器逻辑符号及引脚排列,三态电路主要用途之一是实现总线传输，即用一个传输通道(称总线)，以选通方式传送多路信息。图45所示，电路中把若干个三态TTL电路输出端直接连接在一起构成三态门总线，使用时，要求只有需要传输信息的三态控制端处于使能态 （ 0）其余各门皆处于禁止状态 （ 1）。由于三态门输出电路结构与普通TTL电路相同，显然， 若同时有两个或两个以上三态门的控制端处于使能态，将出现与普通TTL 门“线与”
14、运用时同样的问题，因而是绝对不允许的。,三、实验电路,图4-6 TTL集电极开路与非门负载电阻的确定,图4-7 三态门的应用,四、实验仪器与器件,1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、直流数字电压表 5、单次脉冲源 6、连续脉冲源 7、74LS03、 74LS125、 74LS0420K电位器，200电阻器(0.5W),五、实验内容,、TTL集电极开路与非门74LS03负载电阻的确定按图46接线，取电源EC=5V, UOH=3.5V, UOL=0.3V。用逻辑开关改变两个OC门的输入状态，先使其线与输出高电平，调节RW致使UOH=3.5V，测得此时的RL即为RLmax。
15、,再用逻辑开关改变两个OC门的输入状态，使其线与输出为低电平，调节RW致使UOL=0.3V，测得此时的RL即为RLmin。,2、TTL集电极开路门的应用,用OC门“线与”实现F= A1 A2 B1 B2 外接负载电阻自取合适的值。,3、TTL三态门的测试及应用,（1）测试三态门74125的逻辑功能，并记录到表4-2中。,（2）三态门的应用 按图4-7接线，加上输入信号，先使四个三态门的控制端均处于禁止状态，再接通电源，然后轮流使其中一个控制端接低电平，观察总线的逻辑状态并记录实验结果。,表,六、实验报告要求,1实验目的; 2实验原理; 3实验仪器; 4实验电路; 5实验内容及实验步骤、实验数据
16、; 6记录、整理实验结果，并对结果进行分析。 7、画出实验电路图，并标明有关元件参数值。 8总结集电极开路门和三态输出门的优缺点。,一、实验目的,三、实验电路,四、实验仪器,二、实验原理,五、实验内容,六、实验报告要求,组合逻辑电路的实验分析,1、掌握组合逻辑电路的分析和测试方法,一、实验目的,2、了解组合逻辑电路竞争冒险现象及消除方法,二、实验原理,1、组合电路是最常见的逻辑电路，可以用一些常用的门电路来组合成其它功能的门电路。在组合电路中，任何时刻的输出仅仅取决于该时刻的输入与电路原来的状态无关，及电路中部包含存储单元。2、一般组合电路的分析步骤 (1)根据逻辑图写出输出函数的表达式； 得
17、出表示输出与输入关系的逻辑函数式； (2)用公式发或卡诺图法对表达式进行化简或变换，求最简式； (3)列出输入和输出变量的真值表； (4)说明电路的逻辑功能。,3、竞争冒险现象组合电路设计过程是在理想情况下进行的，即假设一切器件均没有延迟效应，输入、输出处于稳定的逻辑电平下进行的。但实际上并非如此，信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因，各器件延迟时间不同，这就有可能在一个组合电路中，在输入信号发生变化时，有可能产生错误的输出。这种输出出现瞬时错误的现象称为组合电路的冒险现象(简称险象)。,竞争冒险消除的方法：（1）接入滤波电容：简单易行，但使波形变坏；（2）增加校正项
18、，可以用卡诺图的方法来判断组合电路是否存在静态险象，以及找出出校正项来消除静态险象。,三、实验电路,图6-3 由与非门构成的半加器,图6-5 由与非门构成的全加器,图6-4 由异或门和与非门构成的半加器,四、实验仪器与器件,1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、双踪示波器 5、单次脉冲源 6、连续脉冲源 7、CC4011 CC4030 CC4071,五、实验内容,、分析、测试用与非门CC4011组成的半加器的逻辑功能：实验电路如图6-3所示： （1）写出上图的逻辑表达式 Z1、Z2、Z3、S、C； （2）化简表达式 （3）根据化简后的表达式列出真值表。,2、分析、测试用
19、与非门CC4011组成的半加器的逻辑功能：实验电路如图6-5所示： （1）写出上图的逻辑表达式 X1、X2、X3、S、C； （2）化简表达式 （3）根据化简后的表达式列出真值表。,4、分析、测试用异或门、与非门和或门组成的全加器逻辑电路。根据全加器的逻辑表达式 全加和 Si=(Ai Bi) Ci-1,3、分析、测试用异或门CC4030和与非门CC4011组成的半加器的逻辑功能：实验电路如图6-4所示：并将结果与与非门组成的半加器真值表进行比较。,进 位 Ci=(Ai Bi) Ci-1+AiBi,(1) 画出用上述门电路实现的全加器逻辑电路。 (2) 按所画的原理图，选择器件，接线。 (3) 写
20、出真值表； (4) 进行逻辑功能测试，将测试结果填入自拟表格中，与真 值比较判断测试是否正确。,六、实验报告要求,1实验目的; 2实验原理; 3实验仪器; 4实验电路; 5实验内容及实验步骤、实验数据; 6记录、整理实验结果，并对结果进行分析。 7总结组合电路的分析和测试方法。 8对竞争冒险现象进行讨论。,一、实验目的,三、实验电路,四、实验仪器,二、实验原理,五、实验内容,六、实验报告要求,组合逻辑电路的设计与测试,1、掌握组合逻辑电路的设计方法,一、实验目的,2、进一步熟悉组合逻辑电路的测试方法,、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图51所示。
21、根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。2、 组合逻辑电路设计举例用“与非”门设计一个表决电路。当四个输入端中有三个或四 个为“1”时，输出端才为“1”。 设计步骤：根据题意列出真值表如表51所示，再填入卡诺图表52中。,二、实验原理,由卡诺图得出逻辑表达式，并演化成“与非”的形式ZABCBCDACDAB ,根据逻辑表达式画出用“与非门”构成的逻辑电路如图52所示。用实验验证逻辑功能 在实验装置适当位
22、置选定三个14P插座，按照集成块定位标记插好集成块CC4012。,按图52接线，输入端A、B、C、D接至逻辑开关输出插口，输出端Z接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表51进行比较，验证所设计的逻辑电路是否符合要求。,图52 表决电路逻辑图,三、实验电路（参考）,1、 5V直流电源 2、 逻辑电平开关3、 逻辑电平显示器 4、 直流数字电压表 、CC40112（74LS00） CC40123（74LS20） CC4001 (74LS02),四、实验仪器与器件,五、实验内容,、设计一个四人无弃权表决电路(多数赞成则提案通过)，本设计要
23、求采用四2输入与非门实现。 2、设计一个保险箱的数字代码锁，该锁有规定的4位代码A、B、C、D的输入端和一个开箱钥匙孔信号E的输入端，锁的代码由实验者自编(例如1001)。当用钥匙开箱时(E=1)，如果输入代码符合该锁设定的代码，保险箱被打开(Z1=1)，如果不符，电路将发出报警信号(Z2=1)。要求使用最少的与非门来实现，检测并记录实验结果。,3、设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为1。 要求用与门、与非门及或非门实现。,实验预习要求：根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。,六、实
24、验报告要求,1实验目的; 2实验原理; 3实验仪器; 4实验电路; 5列写实验任务的设计过程，画出实验电路; 6对所设计电路进行实验测试，记录测试结果。 7总结组合电路的设计方法和设计体会。,图51 组合逻辑电路设计流程图,表,表52,一、实验目的,三、实验电路,四、实验仪器,二、实验原理,五、实验内容,六、实验报告要求,译 码 器 及 其 应 用,一、实验目的,1、掌握中规模集成译码器的逻辑功能和使用方法2、熟悉数码管的使用,二、实验原理,译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的
25、用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。,1、变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线4线、3线8线和4线16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。以3线8线译码器74LS138为例进行分析，图61(a)、(b)分别别为其逻辑图及引脚排列。,其中 A2 、A1 、A0 为地址输入端， 为译码输出端，S1、 、 为使能端。
26、表61为74LS138功能表当S11， 0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S10， X时，或 S1X， 1时，译码器被禁止，所有输出同时为1。,二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图62所示。若在S1输入端输入数据信息， 0，地址码所对应的输出是S1数据信息的反码；若从 端输入数据信息，令S11、 0，地址码所对应的输出就是 端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。,根据输入地址的不同组合译出唯一地址，故
27、可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图63所示，实现的逻辑函数是 Z ABC利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如图64所示。 2、数码显示译码器a、七段发光二极管(LED)数码管LED数码管是目前最常用的数字显示器，图65(a)、(b)为共阴管和共阳管的电路，(c)为两种不同形式的引出脚功能图。,一个LED数码管可用来显示一位09十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为22.5V，每个
28、发光二极管的点亮电流在510mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。 b、BCD码七段译码驱动器此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等，本实验系采用CC4511 BCD码锁存七段译码驱动器。驱动共阴极LED数码管。图66为CC4511引脚排列其中A、B、C、D 为 BCD码输入端， a、b、c、d、e、f、g 为译码输出端，输出“1”有效，用来驱动共阴极LED数码管。,图62 作数据分配器,三、实验电路,图63 实现逻辑函数,图64 用两片74LS138组合成4/1
29、6译码器,图67 CC4511驱动一位LED数码管,1、5V直流电源 2、双踪示波器 3、连续脉冲源 4、逻辑电平开关 5、逻辑电平显示器 6、拨码开关组 7、译码显示器 8、74LS1382 CC4511,四、实验仪器与器件,1、数据拨码开关的使用。将实验装置上的四组拨码开关的输出Ai、Bi、Ci、Di分别接至4组显示译码驱动器CC4511的对应输入口，LE、 、 接至三个逻辑开关的输出插口，接上+5V显示器的电源，然后按功能表62输入的要求揿动四个数码的增减键（“”与“”键）和操作与LE、 、 对应的三个逻辑开关，观测拨码盘上的四位数与LED数码管显示的对应数字是否一致，及译码显示是否正常
30、。2、74LS138译码器逻辑功能测试将译码器使能端S1、 、 及地址端A2、A1、A0 分别接至逻辑电平开关输出口，八个输出端 依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表61逐项测试74LS138的逻辑功能。,五、实验内容,3、用74LS138构成时序脉冲分配器参照图62和实验原理说明，时钟脉冲CP频率约为10KHz，要求分配器输出端 的 信号与CP输入信号同相。画出分配器的实验电路，用示波器观察和记录在地址端A2、A1、A0分别取000111 8种不同状态时 端的输出波形，注意输出波形与CP输入波形之间的相位关系。、用两片74LS138组合成一个4线16线译码器，并进行
31、实验。,六、实验报告要求,1实验目的; 2实验原理; 3实验仪器; 4实验电路; 5对所实验电路进行测试，记录测试结果;6对实验结果进行分析讨论。,图61 38线译码器74LS138逻辑图及引脚排列,(a),(b),表61,图 65 LED数码管(a)，(b),(a) 共阴连接（“1”电平驱动）,(b) 共阳连接（“0”电平驱动）,图 65 LED数码管(c),(c) 符号及引脚功能,图66 CC4511引脚排列,表62,表62（续）,一、实验目的,三、实验电路,四、实验仪器,二、实验原理,五、实验内容,六、实验报告要求,触 发 器 及 其 应 用,一、实验目的,1、掌握基本RS、JK、D和T
32、触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法,二、实验原理,触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、基本RS触发器 图81为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。表1为基本RS触发器的功能表。,实验原理,2、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触
33、发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图82所示 ，逻辑功能见表8-2。JK触发器的状态方程为 Qn+1 J n Qn J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。 Q与 为两个互补输出端。通常把 Q0、 1的状态定为触发器“0”状态；而把Q1， 0定为“1”状态。,3、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作
34、数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。图83 为双D 74LS74的引脚排列及逻辑符号。功能如表83。,4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。如图84(a)所示，其状态方程为： Qn+1 T n QnT触发器的功能如表84。由功能表可见，当T0时，时钟脉冲作用后，其状态保持不变；当T1时，时钟脉冲作用后，触发器状态翻转。所
35、以，若将T触发器的T端置“1”，如图84(b)所示，即得T触发器。在T触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将D触发器 端与D端相连，便转换成T触发器。如图85所示。JK触发器也可转换为D触发器，如图86。,三、实验电路,74LS112双JK触发器引脚排列及逻辑符号,图83 74LS74引脚排列及逻辑符号,图84 JK触发器转换为T、T触发器,(a) T触发器,(b) T触发器,图85 D转成T,图86 JK转成D,四、实验仪器与器件,1、5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻
36、辑电平显示器 7、74LS112（或CC4027）74LS00（或CC4011）74LS74（或CC4013）,1、测试双JK触发器74LS112逻辑功能(1) 测试 D 、 D的复位、置位功能任取一只JK触发器， D、 D、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、 端接至逻辑电平显示输入插口。要求改变 D， D（J、K、CP处于任意状态），并在 D0（ D1）或 D0（ D1）作用期间任意改变J、K及CP的状态，观察Q、 状态。自拟表格并记录之。(2) 测试JK触发器的逻辑功能按表88的要求改变J、K、CP端状态，观察Q、 状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿。
37、,五、实验内容,(3) 将JK触发器的J、K端连在一起，构成T触发器。在CP端输入1HZ连续脉冲，观察Q端的变化。在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q 端波形，注意相位关系，描绘之。2、测试双D触发器74LS74的逻辑功能(1) 测试 D 、 D的复位、置位功能测试方法同实验内容1，自拟表格记录。(2) 测试D触发器的逻辑功能按表89要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由01），记录之。,(3) 将D触发器的 端与D端相连接，构成T触发器。测试方法同实验内容1，记录之。3、乒乓球练习电路电路功能要求：模拟二名动运员在练球时，乒乓球能往返运转。提示：
38、采用双D触发器74LS74设计实验线路，两个CP端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。,六、实验报告要求,1实验目的; 2实验原理; 3实验仪器; 4实验电路; 5列出各触发器功能测试表格 6记录测试结果并对实验结果进行分析讨论。,表81,表82,表83,表8,表88,表89,一、实验目的,三、实验仪器,四、实验内容,二、实验原理,五、实验预习要求,六、实验报告要求,移位寄存器及其应用,一、实验目的,1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。2、熟悉移位寄存器的应用 实现数据的串行、并行转换和构成环形计数器。,二、 实验原理,1、移位寄存器是一个具有
39、移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。本实验选用的4位双向通用移位寄存器，型号为40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图101所示。 其中 D0、D1 、D2 、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；SR 为右移串行输入端，SL 为左移串行输入端；S1、S0 为操作模式控制端； 为直接无条件清零端；CP为时钟脉冲输入端。,CC40
40、194有5种不同操作模式：即并行送数寄存，右移(方向由Q0Q3)，左移（方向由Q3Q0），保持及清零。S1、S0和 端的控制作用如表101。2、移位寄存器应用很广，可构成环行计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。（1）环形计数器把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图102所示，把输出端 Q3 和右移串行输入端SR 相连接，设初始状态Q0Q1Q2Q31000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100001000011000，如表102所示，可见它是一个具有四个有效状态的计数器，这种类型的
41、计数器通常称为环形计数器。,图102 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。如将输出Q与左移串行输入端SL相连接，即可达左移循环移位。(2)实现数据串、并行转换 串行/并行转换器串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。图103是用二片CC40194（74LS194）四位双向移位寄存器组成的七位串/并行数据转换电路。电路中S0端接高电平1，S1受Q7控制，二片寄存器连接成串行输入右移工作模式。Q7是转换结束标志。当Q71时，S1为0，使之成为S1S001的串入右移工作方式，当Q70时，S11，有S1S010，则串行送数结束，标志着串
42、行输入的数据已转换成并行输出了。,串行/并行转换的具体过程如下：转换前， 端加低电平，使1、2两片寄存器的内容清0，此时S1S011，寄存器执行并行输入工作方式。当第一个CP脉冲到来后，寄存器的输出状态Q0Q7为01111111，与此同时S1S0变为01，转换电路变为执行串入右移工作方式，串行输入数据由1片的SR端加入。随着CP脉冲的依次加入，输出状态的变化可列成表10-3所示。由表103可见，右移操作七次之后，Q7变为0，S1S0又变为11，说明串行输入结束。这时，串行输入的数码已经转换成了并行输出了。当再来一个CP脉冲时，电路又重新执行一次并行输入，为第二组串行数码转换作好了准备。, 并行
43、/串行转换器图104是用两片CC40194（74LS194）组成的七位并行/串行转换电路，它比图103多了两只与非门G1和G2，电路工作方式同样为右移。寄存器清“0”后，加一个转换起动信号（负脉冲或低电平）。此时，由于方式控制S1S0为11，转换电路执行并行输入操作。当第一个CP脉冲到来后，Q0Q1Q2Q3Q4Q5Q6Q7的状态为0D1D2D3D4D5D6D7，并行输入数码存入寄存器。从而使得G1输出为1，G2输出为0，结果，S1S2变为01，转换电路随着CP脉冲的加入，开始执行右移串行输出，随着CP脉冲的依次加入，输出状态依次右移，待右移操作七次后，Q0Q6的状态都为高电平1,与非门G1输出
44、为低电平，G2门输出为高电平，S1S2又变为11，表示并/串行转换结束，且为第二次并行输入创造了条件。转换过程如表104所示。,实验设备与器件,1、 5V直流电源 2、 单次脉冲源3、 逻辑电平开关 4、 逻辑电平显示器5、 CC401942（74LS194）CC4011(74LS00) CC4068(74LS30),实验内容,1 、测试CC40194（或74LS194）的逻辑功能按图105接线， 、S1、S0、SL、SR、D0、D1、D2、D3分别接至逻辑开关的输出插口；Q0、Q1、Q2、Q3接至逻辑电平显示输入插口。CP端接单次脉冲源。按表105所规定的输入状态，逐项进行测试。(1)清除：
45、令 0，其它输入均为任意态，这时寄存器输出Q0、Q1、Q2、Q3应均为0。清除后，置 1 。(2)送数：令 S1S01 ，送入任意4位二进制数，如D0D1D2D3abcd，加CP脉冲，观察CP0 、CP由01、CP由10三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。,实验内容,(3)右移：清零后，令 1，S10，S01，由右移输入端SR 送入二进制数码如0100，由CP端连续加4个脉冲，观察输出情况，记录之。(4) 左移：先清零或予置，再令 1，S11，S00，由左移输入端SL 送入二进制数码如1111，连续加四个CP脉冲，观察输出端情况，记录之。(5) 保
46、持：寄存器予置任意4位二进制数码abcd，令1，S1S00，加CP脉冲，观察寄存器输出状态，记录之。,2、环形计数器自拟实验线路用并行送数法予置寄存器为某二进制数码（如0100），然后进行右移循环，观察寄存器输出端状态的变化，记入表106中。 3、实现数据的串、并行转换(1)串行输入、并行输出按图103接线，进行右移串入、并出实验，串入数码自定；改接线路用左移方式实现并行输出。自拟表格，记录之。(2) 并行输入、串行输出按图104接线，进行右移并入、串出实验，并入数码自定。再改接线路用左移方式实现串行输出。自拟表格，记录之。,实验预习要求,1、复习有关寄存器及串行、并行转换器有关内容。2、查阅
47、CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？4、使寄存器清零，除采用 输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？5、若进行循环左移，图104接线应如何改接？6、画出用两片CC40194构成的七位左移串 / 并行转换器线路。7、画出用两片CC40194构成的七位左移并 / 串行转换器线路。,实验报告,1、实验目的2、实验原理 3、实验仪器 4、实验内容：实验电路 实验步骤 实验数据5、分析表104的实验结果，总结移位寄存器CC40194的逻辑功能并写入表格功能总结一栏中。6、根据实验内容2 的结果，画出4位环形计数器的状态转换图及波形图。7、分析串并、并串转换器所得结果的正确性。,图101 CC40194的逻辑符号及引脚功能,表101,图 102 环形计数器,表102,图103 七位串行 / 并行转换器,表103,图104 七位并行 / 串行转换器,表104,图105 CC40194逻辑功能测试,
