1、实 验 报 告实验日期： 2012 年 9 月 13 日学 号： 20100820208 姓 名： 李春阳实验名称： 总线数据传输实验 总 分：一、 实验设计方案实验框图：实验原理：总线是指一组进行互连和传输信息（指令、数据和地址）的信号线。总线的基本特性是不允许挂在总线上的多个部件同时向总线发出信息；但是，允许挂在总线上的多个部件同时从总线上接受信息。二、 功能验证电路图 :波形图操作步骤：0-100ns 没有数据输入 100-200ns K=E1，SW_BUS 有效 LDDR1 有效 ，总线上写入 E1，R1 从总线读入 E1200-300ns K=D2，SW_BUS 有效 LDDR2 有
2、效 ，总线上写入 D2，R2 从总线读入 D2300-400ns RI_BUS 有效 LDDR3 有效，R1 数据写入总线，R3 从总线读入数据 E1400-500ns R2_BUS 有效 LDDR1 有效，R2 数据写入总线， R1 从总线读入数据 D2500-600ns R3_BUS 有效 LDDR2 有效，R3 数据写入总线， LE 显示 R3 数据，R2 从总线读入数据 E1600-700ns R1_BUS 有效 LDDR3 有效，R1 数据写入总线， R3 从总线读入数据 D2700-800ns R3_BUS 有效，LE 显示 R3 中存储的数据 D2800-900ns R2_BUS
3、 有效 LDDR3 有效，R2 数据写入总线， R3 从总线读入数据 E1900-1000ns R3_BUS 有效，LE 显示 R3 中存储的数据 E1数据记录仿真结论：仿真结果与预期结果一致，波形仿真逻辑功能验证正确， 。实验日志2012 年 9 月 13 日Q1. 不知道如何将 R1，R2 的数据进行交换A1. 再接入一个 R3，使其与原本电路图中的 R3 并联，从总线获取值，并将值返回到总线。2012 年 9 月 13 日Q1. 总线数据传输的基本特性是什么？A1 总线的基本特性是不允许挂在总线上的多个部件同时向总线发出信息，但是，允许挂在总线上的多个部件同时从总线上接受信息。. Q2
4、从 74374 和 74244 内部电路结构图上说明它们的逻辑功能。A2 逻辑图如下Q3.实验电路中的 BIDIR 端口的用途是什么？A2 是双向数据总线Q4 举例说明画电路图中连线 bus line 和 node line 的区别。总线与支线的命名方式是什么A4Q5 实验需要互换 R1 和 R2 的数据，但是电路图中的 R3 连线有问题，错在哪里？为什么？A5 R3 只有现实端口 LE 输出而没有写入总线 L 的输出，若果没有写入总线 L 的输出的话就不能往总线写数据也即不能将数据写到别的寄存器继而影响到数据交换。Q6 exp_bus.vhd 代码中如何实现双向总线的定义与缓冲？A6 定义端口,l : inout STD_LOGIC_VECOTR(7 downto 0) Q7 编写 VHDL 代码时如何为寄存器赋初值？A7 signal r : std_logic_vector(7 downto 0):=“0000000“2012 年 9 月 13 日实验总结本次实验的重点在于，掌握两个寄存器内的数据交换需要借助另一个寄存器作为中转站，总体上而言难度并不高，是为今后实验的准备.
