1、DRAM存储器,3.3 DRAM存储器,一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是锁存器，它具有两个稳定的状态。 DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图3.6所示。,MOS：Metal-Oxide-Semiconductor 金属-氧化物-半导体,3.3 DRAM存储器,MOS管做为开关使用 存储的信息1或0则是由电容器上的电荷量来体现 当电容器充满电荷时，代表存储了1， 当电容器放电没有电荷时，代表存储了0。,图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行
2、选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。,MOS管,电容器,播放CAI,读放,图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。,图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器读出放大器发送到DOUT,即DOUT=1。,图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中
3、原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。,同样：输入缓冲器与输出缓冲器总是互锁的。两个操作是互斥的，不会同时发生。 思考：当读出是0，读出过程和刷新过程应该是怎样的？,3.3 DRAM存储器,二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。 图3.7(a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。,注：复用地址线A0-A9,列选通信号,行选通信号,存储器单元地址20位 地址线10位,分
4、析与SRAM不同之处：,（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M。,（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路
5、开关来提供刷新行地址或正常读/写的行地址。,分析与SRAM不同之处：,勘误： P71，第一段倒数第二行CRS改为CAS。,3.3 DRAM存储器,三、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间。通常为控制方便，读周期和写周期时间相等。,注意行选通信号、列选通信号的作用,3.3 DRAM存储器,四、 刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新有两种方式： 集中式刷新 分散式刷新,刷新操作有两种刷新方式：,1、集中式刷新: DRAM的所有行
6、在每一个刷新周期中都被刷新。 例如刷新周期为8ms的内存来说，所有行的集中式刷新必须至少每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间做为集中刷新操作时间。,刷新操作有两种刷新方式：,2、分散式刷新:每一行的刷新插入到正常的读/写周期之中。 例如p70，图3.7所示的DRAM有1024行，如果刷新周期为8ms，则必须至少每隔8ms1024=7.8us做一次行刷新操作。,思考：刷新与存取能不能并行？ 不能，因为内存就一套地址译码和片选装置，刷新与存取有相似的过程，它要选中某一行这期间片选线、地址线、地址译码器全被占用着。同理，刷新操作之间也不能并行意味
7、着一次只能刷一行。,3.3 DRAM存储器,五、存储器容量的扩充 （重要） 1、字长位数扩展假如给定的存储芯片字长位数较短，不能满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。具体实现：三组信号线中，地址线和控制线公用而数据线单独分开连接。 所需存储芯片数量：d=设计要求的存储器字节容量 / 给定芯片存储器字节容量,存储芯片,例2 利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存储器。解：所需芯片数量=(1M8)/(1M4)=2片参照教材图3.9,3.3 DRAM存储器,2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用
8、多片给定芯片来扩展字数。 具体地，三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。 所需芯片数：d=设计要求的存储器容量/选择芯片存储器容量,例3利用1M8位的DRAM芯片设计2M8位的DRAM存储器 解：所需芯片数d=（2M8）/（1M8）=2(片) 参考教材图3.10,3.3 DRAM存储器,3、存储器模块条 存储器通常以模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块，可以插入计算机主板内存插槽。如图所示。,3.3 DRAM
9、存储器,内存条有30脚、72脚、100脚、144脚、168脚等多种形式。 30脚内存条设计成8位数据线，存储容量从256KB32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。 2G内存引脚个数一般在200左右。,3.3 DRAM存储器,相对来讲，DRAM造价低廉，容量大，但因其内部结构及与总线连接受限等因素，使得其速率无法与CPU匹配。 因此： 采用Cache策略 增强型DRAM,3.3 DRAM存储器,3.3.5、高级的DRAM结构 FPM DRAM：快速页模式动态存储器 根据程序的局部性原理来实现 读周期和
10、写周期中，先由低电平的行选通信号RAS确定行地址，并一直保持有效 然后由低电平的列选信号CAS确定列地址。 下一次寻找操作，行地址不变，打入新的连续的列地址，取得数据，依此类推 如下图所示,3.3.5、高级的DRAM结构,快速页模式读操作的时序图：,3.3.5、高级的DRAM结构,注意：电子教案上的该图有错误,3.3.5、高级的DRAM结构,CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M4位CDRAM芯片的结构框图，其中SRAM为5124位。,3.3.5、高级的DRAM结构,SD
11、RAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图和动画。,3.3.5、高级的DRAM结构,例4 CDRAM内存条组成实例。一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位4MB的存储模块，其组成如下图所示。,3.3.6、DRAM主存读/写的正确性校验,DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。 数据在传输、保存中难免有即使很低的错误概率。 使用校验码保证正确性，校验码一并写入DRAM： 奇偶校验：只能检测1位数据 汉明校验：检测多位并自动恢复正确值,DRAM正确性校验概念图,
