module cp_1s(input wire clr, /清零端，用于将 25 位的计数器清零input wire clk, /时钟脉冲输入，clk 为 50MHz 的时钟脉冲output reg a /输出变量，该变量即为频率为 1S 的脉冲); reg 25:0q; /设定一个 25 位的计数器always(posedge clk or posedge clr) /当 clk 或 clr 其中之一为上升沿时触发beginif(clr=1) /当 clk 为 1，上升沿来到时 a 清零beginq=0;a=0;endelse if(q=24999999) /当 q 计够 25 兆个数时，a 翻转一次beginq=0;a=a;endelse /上述条件都不满足时，上升沿来到后 q 值加 1q=q+1;endendmodule
