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类型第四章_半导体存储器4.ppt

  • 上传人:scg750829
  • 文档编号:9175501
  • 上传时间:2019-07-26
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    第四章_半导体存储器4.ppt
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    1、教学要求: 了解只读存储器( ROM )的工作原理和使用方法; 掌握 SRAM 和 DRAM 的工作原理和使用方法; 掌握存储容量扩展存储及连接方法; 教学重点: 半导体存储器结构和性能的不同特点。 半导体存储容量的扩展。,第四章 存储系统,存储器是用来存储二值数字信息的大规模集成电路,是进一步完善数字系统功能的重要部件。它实际上是将大量存储器按一定规律结合起来的整体,可以被比喻为一个由许多房间组成的大旅馆。每个房间有一个号码 (地址码 ),每个房间内有一定内容(一个二进制数码,又称为一个“字” )。,第一节 概 述,1、存储器可以分为内存储器和外存储器:内存储器可以直接和CPU相联系,作为微

    2、型计算机的组成部分,用于暂存CPU当前需要执行的程序和需要处理的数据。 (1)随机存取存储器(RAM)也叫做读/写存储器。既能方便地读出所存数据,又能随时写入新的数据。RAM的缺点是数据易失,即一旦掉电,所存的数据全部丢失。 (2)只读存储器(ROM)。其内容只能读出不能写入。 存储的数据不会因断电而消失,即具有非易失性。,外存储器是不直接和CPU相联系的存储器。用来存放需要联机存放,但暂不执行的程序和数据,当需要时再由外存调入主存,它们的存储容量大,但存取速度慢。 外存储器由软磁盘、硬磁盘及光盘等组成。,一、 存储器的分类,随机存储器RAM (Random Access Memory),按功

    3、能,只读存储器ROM(Read- Only Memory),只能读出不能写入,断电不失,掩模ROM,可编程ROM(PROM),(Programmable ROM),(Erasable PROM),ROM,可擦除可编程ROM(EPROM),UVEPROM,EEPROM,Flash Memory,电可擦除(Electrically),紫外线擦除 (Ultra-Violet),快闪存储器,其它分类方法见课本P95。,2、存储器的存取方式: 随机存取方式即能按地址直接访问存储器中的任一单元,且访问所需的时间与单元的地址无关。适用于主存储器和高速缓存。 顺序存取方式文件或数据顺序地记录在外存储器(磁带)

    4、,从开始顺序寻址,找到所需文件、数据块的位置,然后再读写进行。访问的时间与信息在磁中的位置。适用于外存储器。 直接存取方式直接指向存储器中某个较小的局部区域开始顺序寻址,访问的时间与信息所在位置有关。适用于外存储器。,二、存储系统的层次结构:,1、存储系统的二级层次结构:,2、存储系统的三级层次结构:,三、主存储器的性能指标,1、存储容量:指存储器可容纳的二进制信息量,描述存储容量的单位是字节或位。 量化单位: 1K210 1M220 1G230 1T240 通常用该内存储器所能存储的字数及其字长的乘积来表示,即 存储容量=字数字长 如 16 位微型机的内存容量为 1 MB, 即 1 M8 位

    5、, 而 32 位微型机的内存容量为 4 GB,即 4 G8 位等。,兆,千兆,太,2、存储速度:由以下3个方法来衡量。 存取时间(Memory Access Time):指启动一次存储器操作到完成该操作所需的全部时间。存取时间愈短,其性能愈好。通常存取时间用纳秒(ns109s)为单位。 存储周期(Memory Cycle Time):指存储器进行连续两次独立的存储器操作所需的最小间隔时间。 通常存取周期TC大于存取时间tA ,即TCtA。 存储器带宽:是单位时间里存储器所能存取的最大信息量,存储器带宽的计量单位通常是位/秒(bps)或字节/秒,它是衡量数据传输速率的重要技术指标。,特点: 主存

    6、储器可以被CPU直接存取(访问)。 一般由半导体材质构成。 随机存取:读写任意存储单元所用时间是相同的,与单元地址无关。 与辅存相比,速度快,价格高,容量小。 主存的操作: 读存储器操作: 写存储器操作:,第二节 随机存取存储器RAM,一、主存储器的特点及基本操作:,二、 基本存储电路1. 静态基本存储电路静态基本存储电路实际上是一种半导体双稳态触发器,可以用各种工艺制成。如TTL工艺等。,MOS静态基本存储电路。,两种稳定状态: 这个电路具有两个相对的稳态状态,若Tl管截止则A“l”(高电平),它使T2管开启,于是B“0”(低电平),而B“0”又进一步保证了T1管的截止。所以,这种状态在没有

    7、外触发的条件下是稳定不变的。同样,T1管导通即A“0”(低电平),T2管截止即B“1”(高电平)的状态也是稳定的。因此,可以用这个电路的两个相对稳定的状态来分别表示逻辑“1”和逻辑“0”。 读操作:只要某一单元被选中,相应的T5、T6均导通,A点与B点分别通过T5、T6管与位线 相通,将单元的状态经过放大后传送数据 线上。 写操作:将写入信号送至位线,当字选择信号有效时,T5和T6导通,数据由位线输出。,B,A,例、利用MOS静态基本存储电路构成1 8位的存储单元,例: 六管NMOS静态存储单元,(1)写入过程:例如写入“1”,(2)读出过程:例如 读出“1”,T1、T2为NMOS非门, T3

    8、、T4也为NMOS非门, 两个非门交叉连接组成 基本触发器存储数据。 T5、T6为门控管。 T7、T8是每一列共用的门控管。,1,1,0,0,0,1,0,1,1,0,例、利用MOS静态基本存储电路构成161位的存储器,练习、利用MOS静态基本存储电路构成48位的存储器,2. 动态基本存储电路,由图可见,DRAM存放信息靠的是电容C,电容C有电荷时,为逻辑“1”,没有电荷时,为逻辑“0”。但由于任何电容都存在漏电现象,因此,当电容C存有电荷时,过一段时间由于电容的放电导致电荷流失,信息也就丢失。解决的办法是刷新,即每隔一定时间(一般为2 ms)就要刷新一次,使原来处于逻辑电平“l”的电容的电荷又

    9、得到补充,而原来处于电平“0”的电容仍保持“0”。,在进行读操作时,根据行地址译码,使某一条行选择线为高电平,于是使本行上所有的基本存储电路中的管子V导通,使连在每一列上的刷新放大器读取对应存储电容上的电压值,刷新放大器将此电压值转换为对应的逻辑电平“0”或“1”,又重写到存储电容上。而列地址译码产生列选择信号,所选中那一列的基本存储电路才受到驱动,从而可读取信息。,三随机存取存储器的基本结构及组成 由存储矩阵、地址译码器、读写控制器、输入/输出控制、片选控制等几部分组成。,随机存取存储器的结构框图,1、地址: 存储体-存储器中存储信息的实体,是所有存储元的集合,存储体是存储1和0信息的电路实

    10、体,它由许多个存储单 元组成,每个存储单元一般由若干位(8位)组成,每一位需 要一个存储元件,每个存储单元有一个编号,称为地址。,存储器的地址用一组二进制数表示,其地址线的根数n与 存储单元的数量N之间的关系为:2n = N 地址线数与存储单元数之间的关系如下表所示。,地址线的位数与存储单元的数量之间的关系:,2. 存储矩阵,图中,1024个字排列成3232的矩阵。 为了存取方便,给它们编上号。 32行编号为: X0、X1、X31; 32列编号为: Y0、Y1、Y31。 这样每一个存储单元都有了一个固定的编号,称为地址。,例: 六管NMOS静态存储单元,(1)写入过程:例如写入“1”,(2)读

    11、出过程:例如 读出“1”,T1、T2为NMOS非门, T3、T4也为NMOS非门, 两个非门交叉连接组成 基本触发器存储数据。 T5、T6为门控管。 T7、T8是每一列共用的门控管。,1,1,0,0,0,1,0,1,1,0,3、地址译码:地址选择电路包括地址译码器和地址码寄存器。地址译码器用来对地址译码。设其输入端的地址线有n根,输出线数为N,则它分别对应2n个不同的地址码,作为对地址单元的选择线。这些输出的选择线又叫做字线。,地址译码的方式有两种: 单译码方式它的全部地址码只用一个电路译码,译码输出的字选择线直接选中对应的存储单元。这一方式需要的选择线数较多,只适用于容量较小的存储器。 双译

    12、码方式(或称矩阵译码)双译码方式如下图所示。它将地址码分为X与Y两部分,用两个译码电路分别译码。X向译码称为行译码,其输出线称为行选择线,它选中存储矩阵中一行的所有存储单元。Y向译码又称为列译码,其输出线称为列选择线,它选中一列的所有单元。只有X向和Y向的选择线同时选中的那一位存储单元,才能进行读写操作。,单译码方式 双译码方式,6.2.2:地址译码方式,选择线16条,选择线64条,由下图可见,具有1024个基本单元的存储体排列成3232的矩阵,它的 X向和Y向译码器各有32根译码输出线,共64根。若采用单译码方式,则要1024根译码输出线。因此,双译码方式所需要的选择线数目较少 ,也简化了存

    13、储器的结构,故它适用于大容量的存储器。,地址译码器将寄存器地址对应的二进制数译成有效的行选信号和列选信号,从而选中该存储单元。,例如,输入地址码A9A8A7A6A5A4A3A2A1A0=0000000001,则行选线X11、列选线Y01,选中第X1行第Y0列的那个存储单元。,采用双译码结构。行地址译码器:5输入32输出,输入为A0、A1 、A4, 输出为X0、X1、X31;列地址译码器:5输入32输出,输入为A5、A6 、A9,输出为Y0、Y1、Y31,这样共有10条地址线。,例、Intel 2114是一个容量为1K4位的静态RAM芯片,(1)、Intel 2114芯片引脚,4、静态随机存储器

    14、芯片举例,典型的静态RAM芯片如: 2114(1k4位)、6116(2k8位)、6264(8k8位)、62128(16k8位),(2)、内部结构图,图中,A0A9为10根地址线,可寻址1024(1K)个存储单元。I/O1I/O4为 4根双向数据线。由于2114的容量为10244位,故有4096个基本存储电路,排成6464的矩阵。用A3-A8六根地址线作为行译码,产生64根行选择线,用A0A2与A9 四根地址线作为列译码,产生16根列选择线,而每根列选择线控制一组4位同时进行读或写操作。存储器内部有4路I/O电路以及4路输入/输出三态门电路,并由4根双向数据线I/O1I/O4引与外部数据总线相连

    15、。, 读周期时序 在整个读周期中,/WE信号始终为高电平。,读周期tRC 对芯片进行连续两次读操作的最小间隔时间; 读时间tA 从地址有效到输出数据稳定所需要的时间; tCX 从片选有效到数据有效所需要的时间; tOTD 从片选无效到输出高阻的时间; tOHA 从地址无效到输出高阻的时间;, 写周期时序,tWC 对芯片进行连续两次写操作的最小间隔时间; tAW 地址有效滞后时间; tW 写入时间; tWR 写恢复时间; tDW 数据有效滞后时间; tDH 数据保持时间;,(1). 刷新: 动态RAM依靠电容存储电荷来决定存放信息是“1”或“0”。电容通过MOS管的栅极和源极会缓慢放电而丢失信息

    16、,必须定时对电容充电,也称作刷新。所谓刷新,即把写入到存储单元的数据进行读出,经过读放大器之后再写入以保存电荷上的信息。 (2). 地址两次打入:为了提高集成度,减少引脚封装数,DRAM的地址线分成行地址和列地址两部分,因此在对存储器进行访问时总是先由行地址选通信号RAS把行地址送入内部设置的行地址锁存器,再有列地址选通信号CAS把列地址送入地址锁存器。,5、动态RAM芯片举例,1、2116 ()芯片逻辑结构 存储元按行列排列成存储体(128128) 行、列地址分时进入行、列地址锁存器/RAS接收行地址(A0-A6)的选通信号/CAS接收列地址(A7-A13)的选通信号 地址复用的目的:减少存

    17、储芯片的外部引线。 读出放大器: 输入和输出锁存器 暂存要写入或读出的一位数据。 写读控制信号只有一个/WE,当/WE为低电平时可写入, /WE为高电平时读出。,例、Intel 2116是一个容量为16K1位的动态RAM芯片,,intel2116内部结构图,动态RAM的行地址、列地址是分开传送的。 当/RAS有效时表明地址线上传送的是行地址,当/CAS有效时表明地址线上传送的是列地址; /RAS和/CAS信号的下降沿将地址分别送入存储器的行地址缓冲器和列地址缓冲器;,DRAM 2116的读周期,存储地址需要分两批传送 行地址选通信号RAS*有效,开始传送行地址 随后,列地址选通信号CAS*有效

    18、,传送列地址,CAS*相当于片选信号 读写信号WE*读有效 数据从DOUT引脚输出,DRAM 2116的写周期,存储地址需要分两批传送 行地址选通信号RAS*有效,开始传送行地址 随后,列地址选通信号CAS*有效,传送列地址 读写信号WE*写有效 数据从DIN引脚进入存储单元,刷新: 动态RAM依靠电容存储电荷来决定存放信息是“1”或“0”。电容通过MOS管的栅极和源极会缓慢放电而丢失信息,必须定时对电容充电,也称作刷新。所谓刷新,即把写入到存储单元的数据进行读出,经过读放大器之后再写入以保存电荷上的信息。 由于存储单元被访问是随机的,有可能某些存储单元长期得不到访问,无读出也就无重写,其原信

    19、息必然会消失。因此,必须采用定时刷新的方法,它规定在一定的时间内,对动态RAM的全部基本电路必作一次刷新。,四、刷新:,刷新周期:从上一次刷新结束到下一次对整个DRAM全部刷新一遍为止,这一段时间间隔称为刷新周期。 刷新操作:即是按行来执行内部的读操作。由刷新计数器产生行地址,选择当前要刷新的行,读即刷新,刷新一行所需时间即是一个存储周期。 刷新行数:单个芯片的单个矩阵的行数。 对于内部包含多个存储矩阵的芯片,各个矩阵的同一行是被同时刷新的。 对于多个芯片连接构成的DRAM,DRAM控制器将选中所有芯片的同一行来进行逐行刷新。 单元刷新间隔时间:DRAM允许的最大信息保持时间;一般为2ms。

    20、刷新方式:集中式刷新、分散式刷新和异步式刷新。,32 128存储元,128读出放大器,32 128存储元,64条选择线译码器,128列选择线译码器和I/O门,32 128存储元,128读出放大器,32 128存储元,64条选择线译码器,Intel2116内部结构图,1、集中刷新集中刷新是在规定的一个刷新周期内,前一段时间重复进行读/写周期或维持周期,等到需要进行刷新操作时,便暂停读/写或维持周期,而逐行刷新整个存储器,对全部存储单元集中一段时间逐行进行刷新,此刻必须停止读/写操作。这种方法的缺点在于出现了访存“死区”,对高速高效的计算机系统工作是不利的。,在2ms单元刷新间隔时间内,集中对12

    21、8行刷新一遍,所需时间128500ns=64s,其余时间则用于访问操作。 在内部刷新时间(64s)内,不允许访存,这段时间被称为死时间。,例:64K1位DRAM芯片中,存储电路由4个独立的128128的存储矩阵组成。刷新周期为2ms,设读写周期为0.5s(1ms=1000s)。则: 总共有4000个周期。其中有3872个工作周期,128个再生周期,再生期间不能进行读/写操作,称为死时间。,2、分散刷新 分散刷新是指把一个存储系统周期tc分为两半,周期前半段时间tm用来读/写操作或维持信息,周期后半段时间tr作为刷新操作时间。这样,每经过128个系统周期时间,整个存储器便全部刷新一遍。,分散式刷

    22、新,在任何一个存储周期内,分为访存和刷新两个子周期。 访存时间内,供CPU和其他主设备访问。 在刷新时间内,对DRAM的某一行刷新。 存储周期为存储器存储周期的两倍,即500ns21 s。 刷新周期缩短,为128 1 s 128 s。在2ms的单元刷新间隔时间内,对DRAM刷新了2ms128s遍。,异步刷新采取折中的办法,在整个刷新间隔时间内分散地把各行刷新一遍。 避免了分散式刷新中不必要的多次刷新,提高了整机速度;同时又解决了集中式刷新中“死区”时间过长的问题。 刷新信号的周期为2ms/128=15.625s。让刷新电路每隔15s产生一个刷新信号,刷新一行。,3、异步式刷新方式:,六、存储器

    23、容量扩展的三种方法,2568 芯片组,1、 存储器地址译码方法,全译码法 片内寻址未用的全部高位地址线都参加译码,译码输出作为片选信号。全译码的优点是每个芯片的地址范围是唯一确定,而且各片之间是连续的。缺点是译码电路比较复杂。 部分译码 用片内寻址外的高位地址的一部分译码产生片选信号。部分译码较全译码简单,但存在地址重叠区。 线选法 高位地址线不经过译码,直接(或经反相器)分别接各存储器芯片的片选端来区别各芯片的地址。(软件上必须保证这些片选线每次寻址时只能有一位有效)也会造成地址重叠,且各芯片地址不连续。,1)线选法 设计: (1)确定芯片组数:8片 (2)片内译码:低位10条地址线 (3)

    24、片选信号的译码方式? 特点 简单 地址可能重叠 地址不连续,例:要求用1K(例如Intel2114, 1K4)的RAM芯片,组成4KB 的RAM系统,CPU寻址空间64K(16条地址线),要求:(1)确定芯片组数:4(2)片内译码:低位10条地址线(3)片选信号的译码方式?,2)全译码法:全部地址线参与译码 例:用8KB的RAM芯片,组成64KB的RAM系,CPU寻址空间64K(16条地址线)。设计 确定芯片数:8片 片内译码:13条地址线 片选信号的译码方式?特点: 地址唯一,不重叠 地址连续,3)部分译码 例:用8KB的RAM芯片,组成32KB的RAM系统,CPU寻址空间64K(16条地址

    25、线).,高位地址不参加译码,2. 存储器容量扩展,一个存储器的芯片的容量是有限的,它在字数或字长方面与实际存储器的要求都有很大差距,所以需要在字向和位向进行扩充才能满足需要。,(1) 位扩展 位扩展指的是用多个存储器器件对字长进行扩充。 位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端R/W相应并联,数据端分别引出。如下图所示 。,字扩展连接方式,(2) 字扩展 字扩展指的是增加存储器中字的数量。静态存储器进行字扩展时,将各芯片的地址线、数据线、读写控制线相应并联,而由片选信号来区分各芯片的地址范围。如下图所示 。,(3) 字位扩展 实际存储器往往需要字向和位向同时扩充。一个存储器的

    26、容量为MN位,若使用LK位存储器芯片,那么,这个存储器共需要M/LN/K个存储器芯片。 一个小容量静态存储器芯片与CPU的连接方式如下图所示。,例、现有若干片2114芯片(1K X 4位),芯片引脚如下图所示,现要求用2114芯片构成1K X 8位的存储体: (1)、请计算需要多少片2114芯片? (2)、请画出存储器芯片与CPU的连接图; (3)、请写出各芯片的地址范围。,例、现有若干片2114芯片(1K X 4位),芯片引脚如下图所示,现要求用2114芯片构成2K X 8位的存储体: (1)、请计算需要多少片2114芯片? (2)、请画出存储器芯片与CPU的连接图; (3)、请写出各芯片的

    27、地址范围。,举例,例:用Intel 6116(2KX8位)芯片组成8KB RAM,设CPU为Z80或8085(地址线为16根),试问: 1、需要几片6116? 2、地址线和数据线各为多少根? 3、每一片的地址范围是多少?是否有重叠区? 4、如何连线?(包括地址线、数据线和读写信号线),全译码法,全译码法,A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00 0 0 0 0 1 1 1 1 1 1 1 1 1 1 10 0 0 0 1 0 0 0 0 0 0 0 0 0 0 00

    28、 0 0 0 1 1 1 1 1 1 1 1 1 1 1 10 0 0 1 0 0 0 0 0 0 0 0 0 0 0 00 0 0 1 0 1 1 1 1 1 1 1 1 1 1 10 0 0 1 1 0 0 0 0 0 0 0 0 0 0 00 0 0 1 1 1 1 1 1 1 1 1 1 1 1 16116 的地址范围000007FFH; 6116 的地址范围08000FFFH 6116 的地址范围100017FFH; 6116 的地址范围18001FFFH,部分译码法,A0 A10,CS,WE,D7 D0,A0 A10,CS,WE,D7 D0,A0 A10,CS,WE,D7 D0,A

    29、0 A10,CS,WE,D7 D0,A14A 15,A0A 10,IO/M,WR,D7D 0,2:4译码器,CPU,1,0,6116,6116,6116,6116,2,3,部分译码法,A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 0 * * * 0 0 0 0 0 0 0 0 0 0 00 0 * * * 1 1 1 1 1 1 1 1 1 1 10 1 * * * 0 0 0 0 0 0 0 0 0 0 00 1 * * * 1 1 1 1 1 1 1 1 1 1 11 0 * * * 0 0 0 0 0 0 0 0 0 0 0

    30、1 0 * * * 1 1 1 1 1 1 1 1 1 1 11 1 * * * 0 0 0 0 0 0 0 0 0 0 01 1 * * * 1 1 1 1 1 1 1 1 1 1 1如果*的地址线都设为“0”,则 6116 的地址范围000007FFH; 6116 的地址范围400047FFH 6116 的地址范围800087FFH; 6116 的地址范围C800C7FFH 每一个芯片有8个地址重叠区。,线选法,A0 A10,CS,WE,D7 D0,A0 A10,CS,WE,D7 D0,A0 A10,CS,WE,D7 D0,A0 A10,CS,WE,D7 D0,A11,A0A 10,IO/

    31、M,WR,D7D 0,CPU,6116,6116,6116,6116,A12,A13,A14,线选法,A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0* 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0* 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1* 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0* 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1* 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0* 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1* 0 1 1 1

    32、0 0 0 0 0 0 0 0 0 0 0* 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1如果*的地址线都设为“0”,则 6116 的地址范围700077FFH; 6116 的地址范围68006FFFH 6116 的地址范围58005FFFH; 6116 的地址范围38003FFFH 每一个芯片有2个地址重叠区,地址不连续。,例、见课本P124P127。,1、根据CPU芯片提供的地址线数目,确定CPU访存的地址范围,并写出相应的二进制地址码; 2、根据地址范围的容量,确定各种类型存储器芯片的数目和扩展方法; 3、分配CPU地址线。CPU地址线的低位(数量存储芯片的地址线数量)直接

    33、连接存储芯片的地址线;CPU高位地址线皆参与形成存储芯片的片选信号; 4、连接数据线、R/W#等其他信号线,MREQ#信号一般可用作地址译码器的使能信号。 需要说明的是,主存的扩展及与CPU连接在做法上并不唯一,应该具体问题具体分析,小结:主存储器与CPU的连接,例、某机CPU可寻址的最大存储空间为64KB,存储器按字节编址,CPU的数据总线宽度为8位,可提供一个控制器信号/RD。目前,系统中使用的存储器容量为8KB,其中:4KB为ROM。拟采用容量为2KB 8位的ROM芯片,其地址范围为0000H0FFFH。4KB为RAM,拟采用4K2位的RAM芯片,其地址范围为4000H4FFFH。 、需

    34、RAM和ROM芯片各多少片? 、画出CPU与存储器之间的连接图(译码器自定)。,解、 、需RAM芯片4片,ROM芯片2片。 、根据题目得芯片的地址范围如下:,地址译码方案:用A14A13A12作为译码器输入,译码器的Y4(100)选RAM;Y0(000)选ROM(包含ROM1和ROM2),ROM片选的译码方案如下:,逻辑图如下:,例、有一个16K 16位的存储器,由1K 4位的DRAM芯片构成(64 64矩阵结构)。问: (1)、共需要多少RAM芯片? (2)、画出存储体的组成框图。 (3)、采用异步刷新方式,如单元刷新间隔不超过2ms,则刷新信号周期是多少。,答、(1)、存储器的总容量为16

    35、K 16位,所用芯片为1K 4位,则芯片总数目为: ( 16K 16)/( 1K 4)=64片 (2)、64片芯片被分成16个组,16K个存储单元需要14位地址,每片芯片内部有1K个存储单元,需占用10位地址,剩下的4位地址用于译码后产生片选信号。,(3)、采用异步刷新方式,在2ms时间内分散地把芯片64行刷新一遍,故刷新信号的时间间隔为2ms/64=31.25 s,例、intel2164(该芯片无片选,但有行选择/RAS和列选择/CAS,该芯片地址线只有寻址空间的一半)为64K1位的DRAM,存储元排成4个独立的128128的矩阵,用intel2164芯片构成256K8的存储器。 、求总共需

    36、要多少intel2164芯片; 、写出各芯片/RAS和/CAS的形成条件并画出存储体连接示意图; 、设刷新周期为2ms,存储器读/写周期均为0.5s ,CPU在1s 内至少要访存一次。试问采用哪种刷新方式比较合理?对全部存储单元刷新一遍,所需实际刷新时间是多少?,解、用64K1位的芯片扩展成256K8位,总共需要:,、64K1位的芯片需要16位地址才能寻址,但芯片地址线只有8位(A0A7),当行地址选择信号有效时,A0A7上的行地址被打入行地址锁存器,此时列地址可以送到A0A7上,当列地址选择信号/CAS有效时,A0A7上的列地址被打入列地址锁存器。存储器正常读写操作时,/RAS比/CAS先有

    37、效,由于行、列地址分时传送,所以/RAS和/CAS也应分时有效,且/RAS在先,若当t1时RAS有效,则t2(=t1+t)时有效。 /RAS与/CAS不仅与时间因素有关,还与存储器的寻址空间有关。2164芯片内寻址需要16条地址线,而寻址256KB容量需要18条地址线,其中A0A15用于片内寻址,A17A16用于译码选择4个不同的组。,/RAS和/CAS的形成条件:,译码电路图如下,存储体连接图如下,小结,CPU与存储器相连时,将低位地址线连到存储器芯片的地址线上,实现片内选址。将高位地址线单独选用(线选法)或经过译码器(部分译码或全译码)译码输出控制芯片的选片端,以实现片间寻址。 线选法简单

    38、,节省译码电路,但地址分配重叠,而且各芯片地址一般是不连续的,在存储容量较小且不要求扩充的系统中,线选法是一种简单经济的方法。全译码的优点是每个芯片的地址范围唯一确定,而且各片之间是连续的。缺点是译码电路比较复杂部分译码方式比全译码选择方式简单,但存在地址重叠区。,作业: 现有若干片2114芯片(1K X 4位),芯片引脚如下图所示,现要求用2114芯片构成2K X 4位的存储体: (1)、请计算需要多少片2114芯片? (2)请画出存储器芯片与CPU的连接图; (3)、请写出各芯片的地址范围。,第三节 只读存储器(ROM),ROM:是存储固定信息的存储器,使用时只能读出所存的信息而不能写入数

    39、据。 特点: 信息需预先写入,使用过程中信息只能读出,不能写入。 只读存储器是非易失性的,即断电后信息不会丢失。,一、ROM分类:,1、固定ROM(掩膜ROM):,用户专用ROM,用户将程序代码交给IC生产商,生产商在芯片制造过程中将用户程序代码固化在IC的ROM中,用户在使用过程只能读出不能写入。,2、可编程ROM(PROM),PROM所存的数据,由用户自己根据要求写入。但是只能写一次,不允许第二次改写。,3、可檫除,可编程ROM(EPROM),(程序调试期间使用),EPROM:用紫外光可以擦除ROM中全部信息。擦除时间几分钟,然后用专用编程器进行编程写入。,EEPROM:电擦除ROM,直接

    40、在编程器上用电压信号进行擦除。重新写入和擦除同步进行。擦除时间为20ms。,EAPROM:直接在系统中擦除和改写,可以擦除全部内容,也可以只擦除部分字节。正常使用只能读出不能写入。,ROM主要由地址译码器、存储矩阵和输出及控制电路三部分组成。,二、ROM工作原理,1、ROM结构,存储矩阵:由若干存储单元排列成矩阵形式。 储存单元:可由二极管、双极性三极管或MOS管等构成。 地址译码器:根据地址输入,在存储矩阵中选出指定的字对应的单元,把数据送往输出缓冲器。 输出及控制电路:增加带负载能力;同时提供三态控制,以便和系统的总线相连。,ROM中的存储体可由二极管、三极管和MOS管来实现。字线和位线的

    41、交叉处代表一个存储单元,有二极管表示存1,否则表示存0。,在对应的存储单元内存入的是1还是0,是由接入或不接入相应的二极管来决定的。,说明,芯片在制造时就把需要存储的内容用电路结构固定下来,使用时无法再改变。,2二极管固定ROM,左图是使用 MOS 管的ROM 矩阵:有 MOS 管的单元存储 “0”,无 MOS 管的单元存储 “1”。ROM是以字的形式存在的,如左图W0存有0001,W1存有1011,W2存有0100,W3存有1010。读出时也以字为单位。,其存储单元中的内容在出厂时已被完全固定下来,使用时不能变动,称为固定 ROM 。,3MOS管固定ROM,有一种可编程序的 ROM ,在出厂

    42、时全部存储 “1”,用户可根据需要将某些单元改写为 “0”,然而只能改写一次,称其为 PROM。,若将熔丝烧断,该单元则变成“0”。显然,一旦烧断后不能再恢复。,4. 可编程只读存储器PROM,5. 可编程可擦写只读存储器EPROM反复编程ROM简称EPROM,是指用户既可以采取某种方法自行写入信息, 也可以采取某种方法将信息全部擦去,而且擦去后还可以重写。 根据擦去信息的方法不同EPROM又可分为两种,即紫外线擦除的EPROM;电擦除的EPROM 。,一、单体单字存储系统:,访问存储器时给出12位地址,可以从该地址中读写16位数据,第五节 主存储器的并行读写技术,并行存储器技术的基本思想是用

    43、多个独立的存储部件组成主存系统,让它们并行工作,在一个存储周期内可以访问到多个数据,从而实现较高的存取流量。,方案1:一体多字结构,即增加每个主存单元所包括的数据位,使其同时存储几个主存字,则每一次读操作就同时读出了几个主存字,1、组织结构: 4K16位的存储器:,2、操作过程: CPU要访问存储器时,需要提供12位地址。在存储器内部控制部件控制下,只要用高端的10位地址(A11A2 )去选择要访问的存储单元,一次可以访问存储器的4个字的信息,可以由最低两位地址(A1A0 )来控制将4个数据字分时使用总线。单体4字并行存储系统的等效速度是单体单字主存系统的4倍。 条件:同时读出的4个字地址必须

    44、是特定连续的。,二、单体并行存储系统:,例:见课本P135,3、操作过程: CPU提供一系列的访存地址,由主存控制部件截取不产生分体冲突的最长地址系列,由他们的最低2位地址确定它们在哪一个分体中,将高十位地址分别送到各个分体的地址寄存器中经过译码后可以从各个分体的不同地址中读写4个字的信息。 分体冲突:指有2个访存地址位于同一个分体中。可以由最低两位地址(A1A0 )确定,2、分体地址:,特点:通过改进主存的组织方式,在不改变存储器存取周期的情况下,提高存储器的带宽。 结构特点:多体交叉存储器由M个的存储体(或称存储模块)组成,每个存储体有相同的容量和存取速度,又有各自独立的地址寄存器、地址译

    45、码器、读写电路和驱动电路。 编址方法:交叉编址,即任何两个相邻地址的物理单元不属于同一个存储体,一般在相邻的存储体中;同一个存储体内的地址都是不连续的。,方案2:多体交叉编址技术,把主存储器分成几个能独立读写的、字长为一个主存字的主体,分别对每一个存储体进行读写;还可以使几个存储体协同运行,从而提供出比单个存储体更高的读写速度。,三、多体交叉并行存储系统:,主存储器控制部件,1、组织结构:,例:见课本P135,3、操作过程: CPU提供一系列的访存地址,由主存控制部件截取不产生分体冲突的最长地址系列,由他们的最低2位地址确定它们在哪一个分体中,将高十位地址分别送到各个分体的地址寄存器中经过译码

    46、后可以从各个分体的不同地址中读写4个字的信息。 分体冲突:指有2个访存地址位于同一个分体中。可以由最低两位地址(A1A0 )确定,2、分体地址:,举例:CPU访存地址流为:003H, 009H, 00CH, FFEH,FFFH,105H,106H,109H,101H,10A,F03H,F00H。需几次访问4体交叉并行主存系统?(1) 003H,009H, 00CH,FFEH(2)FFFH,105H,106H(3) 109H(4)101H,10AH,F03H,F00H,假设模块字长等于数据总线宽度,模块存取一个字的存储周期为T,总线传送周期为,存储器的交叉模块数为m,为了实现流水线方式存取,应当满足:T=m 交叉存储器要求其模块数必须大于或等于m,以保证启动某模块,后经过m时间再次启动该模块时,它的上次存取操作已经完成,这样,连续读取m个字所需的时间为t1 =T+(m-1),而顺序方式存储器连续读取m个字所需时间为t2 =mT。由于t1 t2,交叉存储器的带宽确实大大提高了。,

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