1、20062007 年第 1 学期 农电 04 电子设计自动化（eda）试卷（A ）第 页 共 9 页任 课教 师教研室主任签名教学院长签名成 绩 统 计 表题号 一 二 三 四 五 六 七 八 合计得分阅卷人考生姓名：_ 学 号 _ 专业班级 一、判断题（10 分）（1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件（ ）（2）硬 IP 提供设计的最终阶段产品：掩模。 （ ）（3）MAX7000 的一个 LAB 由 16 个宏单元的阵列组成。 （ ）（4）FPGA 是基于查找表结构的器件。 （ ）（5）在 QUARTUS中，工作文件夹允许是根目录。( )（6）S
2、TD_LOGIC 中， 0， 1， Z,W可以综合。 （ ）（7）在 case 语句中允许有相同选择值的条件句出现。 （ ）（8）在 vhdl 中常量具有全局性。 （ ）（9）在 vhdl 中变量可在结构体和进程中定义和使用。 （ ）（10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近begin 的信号。 （ ）二、简答题（15 分）1、简述 fpga/cpld 的设计流程。 （5 分）2、在 vhdl 中端口模式有那几种？并说明数据流动方向。 （4 分）3、简述一般状态机的结构及各部分的作用。 （6 分）20062007 年第 1 学期 农电 04 电子设计自动化（eda）试卷（A
3、）第 页 共 9 页三、改错；找到 5 处错误并改正（10 分）LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) END ; ARCHITECTURE bhv OF CNT ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK THENQ1 LED7S LED7S LED
4、7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ;END CASE ;END PROCESS ;END ; 实体 5 分，结构体格式正确 3 分，case 语句正确 2 分，译码正确 2 分 3、十进制加法计数器，要求有复位功能。 （13 分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO
5、 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST = 1 THEN CQI := (OTHERS =0) ;ELSIF CLKEVENT AND CLK=1 THEN IF CQI 0); END IF;END IF; CQ IF T=”00” THEN next_state IF T=”00” THEN next_state ; IF T=”00” THEN next_state next_state = st0; END CASE ;END PROCESS COM ;END behav; 试题描述正确 4 分，机构体中主控时序进程 2 分，组合进程中状态转换 2 分，输出正确 2 分。
