1、2009 年真题1.冯 诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU 区分它们的依据是A.指令操作码的译码结果 B.指令和数据的寻址方式C.指令周期的不同阶段 D.指令和数据所在的存储单元2.一个 C 语言程序在一台 32 位机器上运行。程序中定义了三个变量 x，y 和 z，其中 x和 z 为 int 型，y 为 short 型。当 x=127，y=-9 时，执行赋值语句 z=x+y 后，x ，y 和 z 的值分别是A.x=0000007FH，y=FFF9H ，z=00000076HB.x=0000007FH，y=FFF9H ，z=FFFF0076H C.x=0000007FH
2、，y=FFF7H，z=FFFF0076H D.x=0000007FH，y=FFF7H ， z=00000076H3.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为 5 和 7 位（均含 2 位符号位） 。若有两个数 x=27*29/32，y=25*5/8，则用浮点加法计算 x+y 的最终结果是A. 001111100010 B. 001110100010C. 010000010001 D. 发生溢出4.某计算机的 Cache 共有 16 块，采用 2 路组相联映射方式（即每组 2 块） 。每个主存块大小为 32 字节，按
3、字节编址。主存 129 号单元所在主存块应装入到的 Cache 组号是A. 0 B. 1 C. 4 D. 65.某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。现要用 2K8 位的 ROM 芯片和 4K4 位的 RAM 芯片来设计该存储器，则需要上述规格的ROM 芯片数和 RAM 芯片数分别是A1 ， 15 B2，15C1 ， 30 D2 ，306.某机器字长 16 位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节 PC自动加 1。若某转移指令所在主存地址为 2000H
4、，相对位移量字段的内容为 06H，则该转移指令成功转以后目标地址是A. 2006H B. 2007H C. 2008H D. 2009H7.下列关于 RISC 的叙述中，错误的是A. RISC 普遍采用微程序控制器B. RISC 大多数指令在一个时钟周期内完成C. RISC 的内部通用寄存器数量相对 CISC 多D. RISC 的指令数、寻址方式和指令格式种类相对 CISC 少8.某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别是 90ns、80ns 、70ns 和 60ns，则该计算机的 CPU 时钟周期至少是A. 90ns B. 80ns C.
5、 70ns D. 60ns9.相对于微程序控制器，硬布线控制器的特点是A. 指令执行速度慢，指令功能的修改和扩展容易 B. 指令执行速度慢，指令功能的修改和扩展难C. 指令执行速度快，指令功能的修改和扩展容易D. 指令执行速度快，指令功能的修改和扩展难10.假设某系统总线在一个总线周期中并行传输 4 字节信息，一个总线周期占用 2 个时钟周期，总线时钟频率为 10MHz，则总线带宽是A. 10MB/s B. 20MB/s C. 40MB/s D. 80MB/s 11.假设某计算机的存储系统由 Cache 和主存组成。某程序执行过程中访存 1000 次，其中访问 Cache 缺失（未命中）50
6、次，则 Cache 的命中率是A. 5% B. 9.5% C. 50% D. 95%12.下列选项中，能引起外部中断的事件是A. 键盘输入 B. 除数为 0 C. 浮点运算下溢 D. 访存缺页 2010 年真题1.下列选项中，能缩短程序执行时间的措施是：.提高 CPU 时钟频率 .优化数据通路结构 .对程序进行编译优化A.仅和 B.仅 和 C.仅和 D.、和2.假定有 4 个整数用 8 位补码分别表示为 r1=FEH，r2=F2H ，r3=90H，r4=F8H。若将运算结构存放在一个 8 位寄存器中，则下列运算中会发生溢出的是A.r1r2 B. r2r3 C. r1r4 D. r2r43.假定
7、变量 i、f 和 d 的数据类型分别为 int、float 和 double（int 用补码表示，float 和double 分别用 IEEE754 单精度和双精度浮点数格式表示） ，已知i=785，f=1.5678e3，d=1.5e100。若在 32 位机器中执行下列关系表达式，则结果为“真”的是.i=（int） （float）I .f=（float） （int）f.f=（float ） （double）f .（d+f ）-d=fA.仅和 B.仅和 C.仅和 D.仅和 4.假定用若干个 2K4 位的芯片组成一个 8K8 位的存储器，则地址 0B1FH 所在芯片的最小地址是A.0000H B.
8、0600H C.0700H D.0800H5.下列有关 RAM 和 ROM 的叙述中，正确的是.RAM 是易失性存储器，ROM 是非易失性存储器.RAM 和 ROM 都采用随机存取方式进行信息访问.RAM 和 ROM 都可用作 Cache.RAM 和 ROM 都需要进行刷新A.仅和 B.仅和C.仅、和 D.仅、和6.下列命中组合情况中，一次访存过程中不可能发生的是A.TLB 未命中，Cache 未命中， Page 未命中B.TLB 未命中， Cache 命中，Page 命中C.TLB 命中，Cache 未命中， Page 命中D.TLB 命中，Cache 命中，Page 未命中7.下列寄存器中
9、，汇编语言程序员可见的是A.存储器地址寄存器（MAR） B.程序计数器（PC）C.存储器数据寄存器（MDR） D. 指令寄存器（IR）8.下列选项中，不会引起指令流水线阻塞的是A.数据旁路（转发） B.数据相关C.条件转移 D.资源冲突9.下列选项中的英文缩写均为总线标准的是A.PCI、CRT 、USB、EISAB.ISA、CPI、VESA、EISAC.ISA、SCSI 、RAM、MIPSD.ISA、EISA、PCI、PCI-Express10.单级中断系统中，中断服务程序内的执行顺序是.保护现场 .开中断.关中断 .保存断点.中断事件处理 .恢复现场.中断返回A. B. C. D. 11.假
10、定一台计算机的显示存储器用 DRAM 芯片实现，若要求显示分辨率为16001200，颜色深度为 24 位，帧频为 85Hz，显存总带宽的 50%用来刷新屏幕，则需要的显存总带宽至少约为A.245Mbps B.979Mbps C.1958Mbps D.7834Mbps2011 年计算机组成原理真题12下列选 项中，描述浮点数操作速度指标的是AMIPS B CPI CIPC D MFLOPS解 答 ：D 。MFLOPS 表示每秒百万次运算。13 float 型 数据通常用 IEEE 754 单精 度浮点数格式表示。若编译器将float 型变量 x 分 配在 一个 32 位浮 点寄存器 FR1 中，
11、且 x=-8.25，则 FR1 的内容是AC104 0000H BC242 0000H CC184 0 000H D C1C2 0000H解 答 ： A。 x 的 二 进 制 表 示 为 -1000.01 -1.000 01211 根 据 IEEE754 标 准 隐藏 最 高 位 的 “1”， 又 E-127=3， 所 以 E=130=1000 0010（ 2） 数 据 存 储 为 1 位数 符 +8 位 阶 码 （ 含 阶 符 ） +23 位 尾 数 。 故 FR1 内 容 为 1 10000 0010 0000 10000 0000 0000 0000 000 即 1100 0001 00
12、00 0100 0000 0000 0000 0000，即 C104000H14下列各 类存储器中，不采用随机存取方式的是AEPRO M B CDROM CDRAM D SRAM解 答 ： B。 光 盘 采 用 顺 序 存 取 方 式 。15某计算机 存储器按字节编址主存地址空间大小为 64MB 现 用 4M8 位的 RAM芯片组成 32MB 的主存储器，则存储器地址寄存器 MAR 的位数至 少是A2 2 位 B 23 位 C2 5 位 D 26 位 解 答 ： D。 64MB 的 主 存 地 址 空 间 ， 故 而 MAR 的 寻 址 范 围 是 64M， 故 而 是 26 位 。而 实 际
13、 的 主 存 的 空 间 不 能 代 表 MAR 的 位 数 。16偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中， 不属于偏移寻址方式的是A间接寻址 B基址寻址 C相对寻址 D变址寻址 解 答 ： A。 间 接 寻 址 不 需 要 寄 存 器 ， EA=(A)。 基 址 寻 址 ： EA=A+基 址 寄 存 器 内 同 ；相 对 寻 址 ： EA A+PC 内 容 ； 变 址 寻 址 ： EA A+变 址 寄 存 器 内 容 。17某机器 有一个标志寄存器，其中有进位/ 借 位标志 CF、 零标志 ZF、 符号标志 SF 和溢出标 志 OF，条件 转移指令 bg
14、t（无符号整数比较大于时转移）的转移条件是解 答 ：C 。无 符号整数比较，如 AB， 则 A-B 无进位 /借位，也不 为 0。故而 CF和 ZF 均为 0。18下列给出的指令系统特点中，有利于实现指令流水线的是. 指令格式规整且长度一致 指令和数据按边界对齐存放 只有Load/Store 指令才能对操作数进行存储访问A仅、 B仅、 C仅、 D、 解答：D。指令定长、对齐、仅 Load/Store 指令访存，以上三个都是 RISC 的特征。均能够有效的简化流水线的复杂度。19假定不采用 Cache 和指令预取技术，且机器处于“开中断”状态，则在下列有关指令执 行的叙述中，错误的是A每个指令周
15、期中 CPU 都至少访问内存一次 B每个指令周期一定大于或等于一个 CPU 时钟周期 C空操作指令的指令周期中任何寄存器的内容都不会被改变 D当前程序在每条指令执行结束时都可能被外部中断打断 20在系统总线的数据线上，不可能传输的是A指令 B操作数 C握手（应答）信号 D中断类型号 解答：C。握手（应答）信号在通信总线上传输。21某计算机有五级中断 L4L0，中断屏蔽字为 M4M3M2M1M0，Mi=1（0i4）表示对 Li 级中断 进行屏蔽。若中断响应优先级从高到低的顺序是L4L0L2L1L3 ，则 L1 的中断处理程序中设置的中断屏蔽字是A11110 B01101 C00011 D0101
16、0解答：D。高等级置 0 表示可被中断，比该等级低的置 1 表示不可被中断。22某计算机处理器主频为 50MHz，采用定时查询方式控制设备 A 的 I/O，查询程序运行一次 所用的时钟周期数至少为 500。在设备 A 工作期间，为保证数据不丢失，每秒需对其查询 至少 200 次，则 CPU 用于设备 A 的 I/O 的时间占整个CPU 时间的百分比至少是A0.02% B0.05% C0.20% D0.50%解答：C。每秒 200 次查询，每次 500 个周期，则每秒最少 20050010 0000个周期，10000050M=0.20%。2012 年计算机组成原理真题12假定基准程序 A 在某计
17、算机上的运行时间为 100 秒，其中 90 秒为 CPU 时间，其余为 I/O 时间。若 CPU 速度提高 50%，I/O 速度不变，则运行基准程序 A 所耗费的时间是A. 55 秒 B. 60 秒 C. 65 秒 D. 70 秒13假定编译器规定 int 和 short 类型长度占 32 位和 16 位，执行下列 C 语言语句unsigned short x = 65530;unsigned int y = x;得到 y 的机器数为A. 0000 7FFA B. 0000 FFFA C. FFFF 7FFA D. FFFF FFFA14float 类型（即 IEEE754 单精度浮点数格式）
18、能表示的最大正整数是A. 2126-2103 B. 2127-2104 C. 2127-2103 D.2128-210415某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定 int 和 short 型长度分别为 32 位和 16 位，并且数据按边界对齐存储。某 C 语言程序段如下：struct int a; char b; short c; record; record.a=273;若 record 变量的首地址为 0Xc008 ，则低至 0Xc008 中内容及 record.c 的地址分别为A. 0x00、0xC00D B. 0x00、0xC00E C. 0x11、0xC00
19、D. 0x11、0xC00E16下列关于闪存（Flash Memory）的叙述中，错误的是A. 信息可读可写，并且读、写速度一样快B. 存储元由 MOS 管组成，是一种半导体存储器C. 掉电后信息不丢失，是一种非易失性存储器D. 采用随机访问方式，可替代计算机外部存储器17假设某计算机按字编址，Cache 有 4 个行，Cache 和主存之间交换的块为 1 个字。 。若 Cache 的内容初始为空, 采用 2 路组相联映射方式和 LRU 替换算法。当访问的主存地址依次为 0,4,8,2,0,6,8,6,4,8 时，命中 Cache 的次数是A. 1 B. 2 C. 3 D. 418某计算机的控
20、制器采用微程序控制方式，微指令中的操作控制字段采用字段直接编码法，共有 33 个微命令，构成 5 个互斥类，分别包含 7、3、12、5 和 6 个微命令，则操作控制字段至少有A. 5 位 B. 6 位 C.15 位 D. 33 位19某同步总线的时钟频率为 100MHz，宽度为 32 位，地址/数据线复用，每传送一次地址或者数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输 128 位数据所需要的时间至少是A. 20ns B. 40ns C. 50ns D. 80ns20下列关于 USB 总线特性的描述中，错误的是A. 可实现外设的即插即用和热拔插 B. 可通
21、过级联方式连接多台外设C. 是一种通信总线，连接不同外设 D. 同时可传输 2 位数据，数据传输率高21下列选项中，在 I/O 总线的数据线上传输的信息包括I. I/O 接口中的命令字 II. I/O 接口中的状态字 III.中断类型号A. 仅 I、II B. 仅 I、III C. 仅 II、III D. I 、II、III22响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括I. 关中断 II.保存通用寄存器的内容 III.形成中断服务程序入口地址并送 PCA. 仅 I、II B. 仅 I、III C. 仅 II、III D. I 、II、II2013 年计算机组成原理真题12
22、. 某计算机主频为 1.2 GHz，其指令分为 4 类，它们在基准程序中所占比例及 CPI 如下表所示指令类型 所占比例 CPIA 50% 2B 20% 3C 10% 4D 20% 5该机的 MIPS 数是 A. 100 B. 200 C. 400 D. 60012. C 解析：基准程序的 CPI=2*0.5+3*0.2+4*0.1+5*0.2=3 ，计算机的主频为 1.2GHa，为 1200MHz，该机器的是 MIPS 为1200/3=400。13. 某数采用 IEEE 754 单精度浮点数格式表示为 C640 0000H，则该数的值是A. -1.5213 B. -1.5212 C. -0.
23、5x213 D. -0.521213. A 解析：IEEE 754 单精度浮点数格式为 C640 0000H，二进制格式为1100 0110 0100 0000 0000 0000 0000 0000，转换为标准的格式为：因此，浮点数的值为-1.52 1314. 某字长为 8 位的计算机中，已知整型变量 x、y 的机器数分别为x补=11110100，y补=10110000。若整型变量 z=2*x+y/2，则 z 的机器数为 A. 11000000 B. 00100100 C. 10101010 D. 溢出 14. A 解析：将 x 左移一位，y 右移一位，两个数的补码相加的机器数为110000
24、0015. 用海明码对长度为 8 位的数据进行检/纠错时，若能纠正一位错。则校验位数至少为A. 2 B. 3 C. 4 D. 516. 某计算机主存地址空间大小为 256 MB，按字节编址。虚拟地址空间大小为 4 GB，采用页式存储管理，页面大小为 4 KB，TLB（快表）采用全相联映射，有 4 个页表项，内容如下表所示。有效位 标记 页框号 0 FF180H 0002H 1 3FFF1H 0035H 0 02FF3H 0351H 1 03FFFH 0153H 则对虚拟地址 03FF F180H 进行虚实地址变换的结果是 A. 015 3180H B. 003 5180H C. TLB 缺失
25、D. 缺页16. A 解析：虚拟地址为 03FF F180H，其中页号为 03FFFH，页内地址为180H，根据题目中给出的页表项可知页标记为 03FFFH 所对应的页框号为0153H，页框号与页内地址之和即为物理地址 015 3180 H。17. 假设变址寄存器 R 的内容为 1000H，指令中的形式地址为 2000 H；地址1000H 中的内容为 2000H，地址 2000H 中的内容为 3000H，地址 3000 H 中的内容为 4000H，则变址寻址方式下访问到的操作数是 A. 1000H B. 2000H C. 3000H D. 4000 H 17. D 解析：根据变址寻址的主要方法
26、，变址寄存器的内容与形式地址的内容相加之后，得到操作数的实际地址，根据实际地址访问内存，获取操作数4000H。18. 某 CPU 主频为 1.03 GHz，采用 4 级指令流水线，每个流水段的执行需要1 个时钟周期。假定 CPU 执行了 100 条指令，在其执行过程中，没有发生任何流水线阻塞，此时流水线的吞吐率为A. 0.25109 条指令/秒 B. 0.9710 9 条指令/秒 C. 1.0109 条指令/秒 D. 1.03 10 9 条指令/秒18. C 解析：采用 4 级流水执行 100 条指令，在执行过程中共用4+(100-1)=103 个时钟周期。CPU 的主频是 1.03 GHz，
27、也就是说每秒钟有 1.03 G 个时钟周期。流水线的吞吐率为 1.03G*100/103=1.0*109 条指令/秒。19. 下列选项中，用于设备和设备控制器（I/O 接口）之间互连的接口标准是 A. PCI B. USB C. AGP D. PCI-Express 19. B 解析：设备和设备控制器之间的接口是 USB 接口，其余选项不符合，答案为 B。20. 下列选项中，用于提高 RAID 可靠性的措施有 I. 磁盘镜像 II. 条带化 III. 奇偶校验 IV. 增加 Cache 机制 A.仅 I、II B. 仅 I、III C. 仅 I、III 和 IV D. 仅 II、III和 IV
28、20. B 解析：能够提高 RAID 可靠性的措施主要是对磁盘进行镜像处理和进行奇偶校验。其余选项不符合条件。21. 某磁盘的转速为 10 000 转/分，平均寻道时间是 6 ms，磁盘传输速率是20 MB/s，磁盘控制器延迟为 0.2 ms，读取一个 4 KB 的扇区所需的平均时间约为 A. 9 ms B. 9.4 ms C. 12 ms D. 12.4 ms 21. B 解析：磁盘转速是 10 000 转/分钟，平均转一转的时间是 6 ms，因此平均查询扇区的时间是 3 ms，平均寻道时间是 6 ms，读取 4 KB 扇区信息的时间为 0.2 ms，信息延迟的时间为 0.2 ms，总时间为
29、 3+6+0.2+0.2=9.4 ms。22. 下列关于中断 I/O 方式和 DMA 方式比较的叙述中，错误的是 A. 中断 I/O 方式请求的是 CPU 处理时间，DMA 方式请求的是总线使用权 B. 中断响应发生在一条指令执行结束后，DMA 响应发生在一个总线事务完成后 C. 中断 I/O 方式下数据传送通过软件完成，DMA 方式下数据传送由硬件完成D. 中断 I/O 方式适用于所有外部设备，DMA 方式仅适用于快速外部设备22. D 解析：中断处理方式：在 I/O 设备输入每个数据的过程中，由于无需CPU 干预，因而可使 CPU 与 I/O 设备并行工作。仅当输完一个数据时，才需 CPU
30、花费极短的时间去做些中断处理。因此中断申请使用的是 CPU 处理时间，发生的时间是在一条指令执行结束之后，数据是在软件的控制下完成传送。而 DMA方式与之不同。DMA 方式：数据传输的基本单位是数据块，即在 CPU 与 I/O 设备之间，每次传送至少一个数据块；DMA 方式每次申请的是总线的使用权，所传送的数据是从设备直接送入内存的，或者相反；仅在传送一个或多个数据块的开始和结束时，才需 CPU 干预，整块数据的传送是在控制器的控制下完成的。答案 D 的说法不正确。2014 年计算机组成原理真题12 程 序 P 在机 器 M 上的 执行时 间 是 20 秒， 编 译优 化后 ， P 执 行的
31、指令 数减 少到原来 的 70%，而 CPI 增加 到原 来的 1.2 倍 ，则 P 在 M 上 的执行 时间 是 。A 8.4 秒 B 11.7 秒 C1 4 秒 D 16.8 秒解：不妨 设原 来指 令条 数 为 x， 那 么原 CPI 就为 20/x， 经 过编 译优 化后 ， 指 令 条数减 少 到原来 的 70%， 即指 令条 数为 0.7x， 而 CPI 增加 到 原来 的 1.2 倍 ， 即 24/x， 那么现 在 P 在 M 上的执 行时 间 就 为指 令条 数* CPI=0.7x*24/x=24*0.7=16.8 秒 ， 选 D。13 若 x=103， y=-25， 则 下
32、列 表 达 式 采 用 8 位 定 点 补 码 运 算 实 现 时 ， 会 发 生 溢 出的 是 。A x+y B- x+y Cx -y D- x-y解：8 位定 点补 码表 示的 数据范 围为- 128127，若 运算结 果超 出这 个范 围则 会溢出 ， A 选项 x+y=103-25=78， 符 合范围 ， A 排 除； B 选项 -x+y=-103-25=-128，符合 范 围，B 排 除； D 选 项- x-y=-103+25=-78， 符合范 围， D 排除； C 选 项 x-y=103+25=128， 超过了 127， 选 C。该题也 可按 照二 进制 写出 两个数 进行 运算
33、观察 运算 的进位 信息 得到 结果 ， 不过 这种方 法 更为麻 烦和 耗时 ，在 实际 考试中 并不 推荐 。14 float 型 数据 据常 用 IEEE754 单 精度 浮点 格式 表 示。 假设 两个 float 型变 量 x 和 y 分 别存放 在 32 位 寄存 器 f1 和 f2 中 ，若( f1)=CC90 0000H，( f2)=B0C0 0000H， 则 x 和 y 之间的 关系为 。A xy 且符号相 同 D xy 且符号 不同解 (f1)和 (f2)对 应 的 二 进 制 分 别 是 (110011001001)2 和 (101100001100)2，根 据 IEEE
34、754 浮 点数标 准， 可 知( f1)的数 符 为 1， 阶码 为 10011001，尾 数为 1.001，而( f2)的 数 符 为 1， 阶 码 为 01100001， 尾数 为 1.1， 则可 知两 数均 为负数 ， 符 号相 同，B、 D 排除 ， (f1)的 绝对值 为 1.001226，( f2)的绝对 值为 1.12-30，则( f1)的绝 对值 比(f2)的绝 对值 大，而 符号 为 负，真 值大 小相 反， 即 (f1)的真值 比( f2)的 真值 小， 即 xy，选 A。此题还 有更 为简 便的 算法 ，( f1)与( f2)的 前 4 位为 1100 与 1011,可
35、 以看 出两 数 均为负 数， 而阶码 用移 码表 示， 两数 的阶码 头三 位分 别 为 100 和 011， 可知( f1)的 阶码 大于( f2)的 阶 码， 又因为 是 IEEE754 规格 化 的数， 尾数 部分 均为 1.xxx， 则阶 码大 的数 ，真 值的 绝 对值 必 然大 ， 可知( f1)真 值的 绝对 值大 于 (f2)真值的 绝对 值， 因为 都 为负数 ，则( f1)(f2)， 即 xy。15某 容量 为 256MB 的 存 储器由 若干 4M8 位的 DRAM 芯 片构 成，该 DRAM 芯片的 地址引 脚和 数据 引脚 总数 是 。A 19 B2 2 C3 0
36、D 36解4M 8 位 的芯 片数 据 线应为 8 根 ，地 址线 应为 log24M=22 根， 而 DRAM 采用地址 复用技 术， 地址 线是 原来 的 1/2，且 地址 信号 分行 、 列两次 传送 。地 址线 数为 22/2=11 根 ， 所以 地 址引 脚 与 数据 引脚 的总数 为1 1+8=19 根 ， 选A 。此题需 要注 意的 是 DRAM 是采用 传两 次地 址的 策略 的，所 以地 址线 为正 常的 一半， 这 是很多 考生 容易 忽略 的地 方此题需 要注 意的 是 DRAM 是采用 传两 次地 址的 策略 的，所 以地 址线 为正 常的 一半， 这 是很多 考生 容
37、易 忽略 的地 方。采 用指 令Cach e 与 数 据Ca che 分离 的主 要目 的 是 。 A 降低Cac he 的 缺失 损 失 B 提高Cach e 的 命中 率 C 降低C PU 平均 访 存 时 间 D 减 少 指令 流水 线资 源 冲突解 把 指 令 Cache 与 数 据 Cache 分离 后， 取指 和取 数 分别到 不同 的 Cache 中 寻 找， 那么 指令 流 水 线 中取 指部 分和 取数部 分就 可以 很好 的避 免冲 突 ，即 减少 了指 令流 水线的冲突 。17 某 计算 机有 16 个 通用 寄存器 ， 采 用 32 位定 长指 令字， 操作 码字 段
38、（含 寻址 方式位 ）为 8 位 ，S tore 指 令的 源操 作数和 目的 操作 数分 别采 用寄存 器直 接寻 址和 基址 寻址方式 。 若 基址寄 存器 可使 用 任 一通 用寄存 器， 且偏 移量 用补 码表示 ， 则 Store 指令 中偏移量的 取值 范 围是 。A- 32768 +32767 B- 32767 +32768C- 65536 +65535 D- 65535 +65536解采 用 32 位定 长指 令字 ，其中 操作 码为 8 位， 两 个地 址 码一 共占 用 32-8=24 位， 而 Store 指令的 源操 作 数 和目 的操作 数分 别采 用寄 存器 直接寻
39、 址和 基址 寻址 ， 机器中共 有 16 个 通用寄 存器 ， 则寻 址一 个 寄存器 需 要 log216=4 位， 源操作 数中 的寄 存器 直接 寻址用 掉 4 位， 而目的操 作数 采用基 址寻 址也要 指 定一 个寄存 器， 同样用 掉 4 位 ，则 留给 偏 移址的位 数为24-4-4=16 位 ， 而 偏移 址用 补码表 示， 16 位补 码的 表 示范 围 为- 32768+32767，选 A。18某 计算 机采 用微 程序 控制器 ，共 有 32 条指 令， 公共的 取指 令微 程序 包含 2 条微 指 令， 各 指令 对应 的微 程序 平均 由 4 条 微指 令组 成，
40、采用断 定法 （下 地址 字段 法） 确 定下条微指令地 址， 则微 指令 中下 址字段 的位 数至 少是。A 5 B6 C8 D 9解计 算机 共有 32 条 指令 ，各个 指令 对应 的微 程序 平均为 4 条 ，则 指令 对应 的微指 令 为 32*4=128 条， 而 公 共微 指令还 有 2 条， 整 个 系统 中微指 令的 条数 一共 为 128+2=130 条 ，所以需 要l og2130=8 位 才 能寻址 到 130 条 微指 令， 答案选 C。19 某 同步 总线 采用 数据 线和地 址线 复用 方式 ， 其 中地址/ 数据 线有 32 根， 总线时 钟频率为 66MHz，
41、 每 个时 钟周 期传送 两次 数据( 上升 沿和 下降沿 各传 送一 次数 据) ， 该总线的最 大 数据传 输率( 总线 带宽 )是 。A 132 MB/s B2 64 MB/s C5 28 MB/s D 1056 MB/s解数 据线 有 32 根也 就是 一次可 以传 送 32bit/8=4B 的数据 ，66 MHz 意味 着 有 66M 个 时 钟 周 期 ， 而 每 个 时 钟 周 期 传 送 两 次 数 据 ， 可 知 总 线 每 秒 传 送 的 最 大 数 据 量 为66M24B=528MB，所 以 总线 的 最大 数据 传输 率 为 528MB/s，选 C。20 一次 总线 事
42、务中 ， 主 设备只 需给 出一 个首 地址 ， 从 设备 就能 从首地 址开 始的若 干连 续单元 读出 或写 入多 个数 据。这 种总 线事 务方 式称 为 。A 并行 传输 B 串行 传输 C 突发 传输 D 同步 传输解 猝发( 突发) 传 输是 在一 个总线 周期 中 ， 可 以传 输 多个存 储地 址连 续的 数据 ，即 一次 传输一 个地 址和 一批 地址 连续的 数据 ， 并行 传输 是在 传输中 有多 个数 据位 同时 在设 备 之间 进 行的传 输 ， 串 行传 输是 指数 据的二 进制 代码 在一 条物 理信道 上以 位为 单位 按时 间顺 序 逐位 传 输的方 式， 同
43、步 传输 是指 传输过 程由 统一 的时 钟控 制， 选 C。21下 列有 关 I/O 接 口的 叙述 中 ，错 误 的 是 。A 状态 端口 和 控 制端 口 可以合 用同 一个 寄存 器 BI /O 接 口中 CPU 可访 问 的寄 存 器称 为 I/O 端 口 C 采用 独立 编 址 方式 时， I/O 端口地址 和主 存地 址可 能相同 D 采用 统一 编址 方式 时 ，C PU 不能 用访 存指 令访问 I/O 端口解 采 用统 一编 址时 ， CPU 访 存和 访 问 I/O 端口用 的是 一 样的 指令 ， 所 以访 存指令可以访问 I/O 端 口， D 选 项错 误，其 他三
44、个选 项均 为正 确陈述 ， 选 D。22若 某设 备中 断请 求的 响应和 处理 时间 为 100ns， 每 400ns 发出 一次 中断 请 求，中 断 响应所 允 许 的最 长延 迟时 间为 50ns，则 在该 设备 持 续工作 过程 中， CPU 用 于该设备 的 I/O 时间占 整 个 CPU 时间 的百 分比至 少是 。A 12.5% B2 5% C3 7.5% D 50%解 每 400ns 发出 一次 中 断请 求 ，而 响应 和处 理时 间为 100ns，其 中容 许的 延 迟为干 扰 信息， 因为在 50ns 内 ，无 论怎么 延迟 ，每 400ns 还 是要花费 100ns 处 理中断 的， 所 以该 设 备的 I/O 时 间占 整个 CPU 时间的 百 分 比 为 100ns/400ns=25%， 选 B。
