EP3C40用户手册V1(二版).doc

1、EDA/SOPC 创新开发平台JC-SOPC-V用户使用手册北京杰创永恒科技有限公司目 录第一节 手册指南 .11.1 如何使用该手册 .11.2 相关说明 .21.3 联系我们 .2第二节 NIOSII-EP3C40 核心板概述 32.1NIOSIIEP3C40 核心板资源 32.2 核心板系统功能 .42.3 核心板各功能模块说明 .52.3.1 Cyclone III EP3C40 FPGA.72.3.2 USB-Blaster 调试器 .72.3.3 存储单元 .92.3.4 板载模块接口 .182.3.5 人机交互单元 .232.3.6 电源管理接口 .272.3.7 扩展接口 .2

2、8第三节 USB BLASTER 安装与使用 .393.1 安装 USB-BLASTER驱动 393.1.1 软件要求 393.1.2 驱动安装准备 393.1.3 WinXP 系统下驱动安装 .403.1.4 Linux 中的驱动安装 .443.2 USB 调试器在 QUARTUSII 中的设置 44第四节 NIOSII-F3C40 的使用 .474.1 控制面板的结构组成 .474.2 控制面板连接、安装与使用 .49第五节 系统板功能概述 .515.1 EDA/SOPC 系统板资源 515.2 EDA/SOPC 系统板功能 535.3 EDA/SOPC 系统板各模块说明 545.3.1

3、显示及显示控制 555.3.2 开关量输入 615.3.3 接口控制 655.3.4AD/DA 转换 .755.3.5 控制模块及传感器 805.3.6 信号源 855.3.7 扩展接口 86附表一：核心板上资源模块与 FPGA 的管脚连接表 91附表二：系统板上资源模块与 FPGA 的管脚连接表 971第一节 手册指南非常感谢选用本公司开发研制的 JCSOPC 系列 EDA/SOPC 开发平台产品。为了更好的使用本开发平台，请在使用之前务必仔细阅读本手册。JCSOPC 系列 EDA/SOPC 实验开发系统是根据现代电子发展的方向，集 EDA和 SOPC 系统开发为一体的综合性实验开发系统，除

4、了满足高校专、本科生和研究生的 SOPC 教学实验开发之外，也是电子设计和电子项目开发的理想工具。整个开发系统由 NIOSII-EP3C40 核心板、 EDA/SOPC 系统板和扩展子板构成，根据用户不同的需求配置成不同的开发系统。本手册适用于 JCSOPC EP3C40 EDA/SOPC 开发平台。该平台由NIOSII EP3C40 核心板、EDA/SOPC 系统板和 HH-SEXT-1 扩展子板组成，每个子板卡上的模块的说明将在后面的章节中做详细说明。1.1 如何使用该手册下面列出本手册每个章节的主题：第一节：指导您如何使用本手册。第二节：NIOSIIEP3C40 核心板的组成结构以及模块

5、的详细说明。第三节：板载 USB-Blaster 下载器的安装与使用以及其参数说明。第四节：NIOSII-EP3C40 核心板与 PC 机连接的控制面板的详细说明。第五节：系统板的组成结构及其模块的详细说明。附录一：核心板上 FPGA 与板上模块之间的管脚分配说明。附录一：核心板上 FPGA 与开发平台系统各模块之间的管脚分配说明。21.2 相关说明核心板本手册中所指的核心板均为核心芯片为 EP3C40F780C8 的核心板。系统板本手册中所指的系统板是指实验平台上大的整个电路板但不包括核心板和扩展子板。bit 和 byteBit(位) 二进制数系统中，每个 0 或 1 就是一个位(bit)，

6、位是内存的最小单位。 Byte(字节) 字节是由 8 个位所组成，可代表一个字符(AZ)、数字(09)、或符号(,.?!%&.FPGA 管脚FPGA 的管脚名称均用 Pin FPGA 管脚名称表示，如：PinA19 等。模块信号各模块的信号的输入/输出方向均为模块信号的方向不是 FPGA 的输入/输出方向。1.3 联系我们感谢您选择了这款 JC-SOPC-V 型 EDA/SOPC 开发平台，也请您把对本平台和本手册的意见和建议告诉我们。公司主页：wwwbj- 电子邮箱地址：3第二节 NIOSII-EP3C40 核心板概述2.1NIOSIIEP3C40 核心板资源NIOSII EP3C40 核心

7、板是基于 Altera CycloneIII 器件而开发的一款嵌入式系统开发平台，它可以为开发人员提供以下资源：Altera Cyclone III EP3C40F780C8 FPGA16 Mbits 的 EPCS16 配置芯片1 Mbytes SRAM （256K32bit）64 Mbytes DDRII SDRAM（32M16Bit）8 Mbytes NOR Flash ROM64 Mbytes NAND Flash ROMRS-232 DB9 串行接口Mini USB2.0 设备接口高速 SD 卡接口板载 USB Blaster 调试器4 个用户自定义按键输入4 个用户自定义 LED 显

8、示1 个七段码 LED 数码管显示标准 AS 编程接口和 JTAG 调试接口50MHz 高精度时钟源两个高密度扩展接口（可与配套实验箱连接）一个标准 2.54mm 扩展接口，供用户自由扩展系统上电复位电路电源管理模块，输出功率、电压稳定的电源支持+5V 直接输入，42.2 核心板系统功能NIOSII EP3C40 核心板是在经过长期用户需求考察后，结合目前市面上以及实际应用需要，同时兼顾入门学生以及资深开发工程师的应用需求而研发的。就资源而言，它已经可以组成一个高性能的嵌入式系统，可以运行目前流行的 RTOS，如 uC/OS、uClinux 等。图 2-1 核心板功能框图核心板主芯片采用 78

9、0 引脚、BGA 封装的 EP3C40 FPGA，它拥有 39,600 个LEs，126 个 M9K 片上 RAM（共计 1,161,216bits） ，126 个 1818 硬件乘法器、4个高性能 PLL 以及多达 525 个用户自定义 IO。板上提供了大容量的SRAM、 DDRII-SDRAM 和 Flash ROM 等存储单元。核心板是还提供常用的 RS-232、USB2.0、 SD 卡接口和标准的电源输入接口等，同时核心板上加载了一个USB-Blaster 调试器，用户只需要一根 USB 的连接结就能将核心板与 PC 机连接起来，使用更加方便。除去板上资源已经固定连接的 IO 外，还有

10、多达 260 个 IO 通过不同接插件引出，供用户使用。所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。52.3 核心板各功能模块说明本节将重点介绍核心板所有的组成模块和各模块所在电路板的位置以及各模块在系统中所起的作用。图 2-3 核心板模块位置图核心板位号 名 称 功 能 描 述U1 Cyclone III 主芯片 EP3C40F780C8USB-Blaster 调试器U18-U21 USB-Blaster板上提供一个 USB-Blaster 调试器，用户只需要一根 USB 连接线即可将核心板与 PC 机联结起来EPCS-AS JT

11、AG 调试接口JTAG 供用户下载 FPGA 代码，实时调试 Nios II CPU，以及运行 Quartus II 提供的嵌入式逻辑分析仪 SignalTap II 等；FPGA-JTAG AS 编程接口AS 可通过该接口将 FPGA 配置代码下载到配置器件中6存 储 单 元U12-U13 SRAM 两片组成 1 Mbytes，即 256K32bitsU16 DDRII-SDRAM 64 Mbytes SDRAM（32M16bits）U14 NOR Flash 8 Mbytes 线性 Flash 存储器（ 8M8bits）U8 NAND Flash 64 Mbytes 非线性 Flash 存

12、储器（ 64M16bits）U7 EPCS16 16 Mbits 主动串行配置器件接 口 资 源U11，J7 RS-232 标准 9 针/9 孔串口U9-U10，J8 USB 高速 Mini USB2.0 设备接口SD/MMC SD CARD 高速 SD 卡接口U15 晶振高精度 50MHz 时钟源，用户可以用 FPGA 内部PLL 或分频器来得到其它频率的时钟人 机 交 互BT1BT4 自定义按键 4 个用户自定义按键，用于简单电平输入，该信号直接与 FPGA 的 IO 相连RESET 复位按键该按键在调试 Nios II CPU 时，可以作为复位信号，当然也可以由用户自定义为其它功能输入L

13、ED1-LED4 自定义 LED4 个用户自定义 LED，用于简单状态指示，LED均由 FPGA 的 IO 直接驱动DS1 七段码 LED静态七段码 LED，用于简单数字、字符显示，直接由 FPGA 的 IO 驱动扩展接口EXP-PORT 40PinIDE 接口提供标准的 2.54mm 间距的 IDE 座供用户自由扩展JP1-JP2 160Pin 高 速 插 座提供两个 160Pin 的高速插座将 FPGA 的 I/O 口与系统板的各功能模块连接，单独使用时也可做为独立的 FPGA 的 I/O 做扩展使用电 源Power 直流电源输入 直流电源适配器插座，适配器要求为+5V/1AU2-U6 电

14、源管理 负责提供板上所需的 3.3V、 1.2V 和 2.5V 电压表 2-1 系统组成部分及其功能描述7下面对板上的各个模块及其硬件连接作详细说明。2.3.1 Cyclone III EP3C40 FPGANIOSII-EP3C40 核心板上采用的 FPGA 是 Altera Cyclone III EP3C80F780C8，这款 FPGA 的资源特性如下。39,600 LEs（逻辑单元）126 M9K Embedded Memory Blocks1,161,216 total RAM bits126 Embedded multipliers（1818 硬件乘法器）4PLLs（锁相环）535

15、 user I/O pins（用户可用 I/O）Fineline BGA780-pin package（封装）BGA 是英文 Ball Grid Array Package的缩写，即球栅阵列封装。与传统的 SOP封装相比，采用 BGA 封装技术的 IC 具有更小体积、更加快速和有效的散热性和更好的电性能。BGA 封装的 FPGA 的管脚命名采用行、列名称合起来表示。行用英文字母表示，列用数字来表示，通过行列的组合来确图 2-4 BGA 封装 定是哪一个管脚。如 A2 表示 A 行 2 列的管脚。AF3 表示 AF 行 3 列的管脚。2.3.2 USB-Blaster 调试器NIOSII-EP3

16、C40 核心板加载了一个 USB-Blster 调试器，用户只需要一根USB 的连接线即可将 PC 机的程序通过这个调试器加载到 FPGA、配置芯片、8FLASH 等。核心板上除加载 USB-Blaster 以外，还预留有 JTAG 接口和 AS 接口。这两个接口既可以当做核心板 FPGA 的调试/ 编程接口（用于通过其它下载调试器对核心板的 FPGA 及其它存储器件进行调试编程） ，其 JTAG 接口又可以当做板载USB-Blaster 调试器的编程接口（将核心板的 USB-Blaster 调试器通过 JTAG 口对其它 FPGA 进行调试/编程） 。其流程图如图 2-5 所示。图 2-5

17、USB Blaster 调试流程JTAG 调试接口核心板上提供 JTAG 调试接口为如下图 2-6 所示的 10 针插座，其每个插针的信号定义见表 2-2。图 2-6 开发板上的 JTAG 调试插座JTAG 插座 信号定义1 TCK2 GND3 TDO4 Vcc(3.3V)5 TMS6 /7 /8 /9 TDI10 GND表 2-2 JTAG 插座信号定义9注： /表示该插针没有任何信号。AS 编程接口AS 接口主要用来给板上 FPGA 的串行配置器件 EPCS16 进行编程，故称其为编程接口，板上也是采用图 2-5 所示的 10 针插座，其信号定义见表 2-3。AS 接口插座 信号定义1 D

18、CLK2 GND3 CONF_DONE4 Vcc(3.3V)5 nCONFIG6 nCE7 DATAOUT8 nCS9 ASDI10 GND表 2-3 AS 插座信号定义2.3.3 存储单元EPCS16 配置芯片板上使用的配置芯片为 Altera 公司生产的串行主动配置芯片EPCS16SI16N。Altera 公司的串行配置器件是业界最低价格的配置器件。基于最大效率的特殊设计，串行配置器件在最低成本的同时提供了一系列先进的性能。这些性能包括在系统编程（ISP ）能力和多次编程能力，这种新型串行配置器件作为 Cyclone FPGA 器件在大容量低价格应用领域的完美补充，使得 FPGA 和配置器

19、件相结合，提供一种尽可能最低价格的完整的可编程片上系统（SOPC）解决方案。EPCS16SI16N 器件的型号标识与参数如表 2-4 所示：10表 2-4 EPCS16 器件参数对配置芯片 EPCS16 进行编程可以通过以下两种方法：用其它编程电缆通过核心板上的 AS 接口将 QuartusII 编译生成对应配 置器件的.Pof 文件进行配置编程。通过核心板上的 USB Blaster 调试器，将 QuartusII 编译生成的对应配置器件的.Jic 文件进行配置编程。SRAM核心板的 SRAM 由两片 2 片 3.3VCMOS 静态 RAM IDT71V416 组成容量为256K32bits

20、 的存储空间。高速度 SRAM 和高带宽数据总线，保证了 Nios II CPU 可以工作在非常高效的状态。本开发板所用的 SRAM 为-10 等级的，这就意味着 Nios II CPU 可以在 32 位总线带宽情况下，以 100MHz 的速度进行读写操作，数据吞吐率高达到 400Mbyets/S。SRAM 与 FPGA 的连接框图如图 2-7 所示：SRAM 与 FPGA 的管脚连接见如下表 2-5。11图 2-7 SRAM 与 FPGA 连接框图信号名称 对应 FPGA 管脚名称 功能说明SRAM_ADDR0 Pin_AE27SRAM_ADDR1 Pin_AD28SRAM_ADDR2 Pi

21、n_AD27SRAM_ADDR3 Pin_AC28SRAM_ADDR4 Pin_AC27SRAM_ADDR5 Pin_AB28SRAM_ADDR6 Pin_W28SRAM_ADDR7 Pin_W27SRAM_ADDR8 Pin_U26SRAM_ADDR9 Pin_V28SRAM_ADDR10 Pin_V27SRAM_ADDR11 Pin_U28SRAM_ADDR12 Pin_U27SRAM_ADDR13 Pin_T26SRAM_ADDR14 Pin_R28SRAM_ADDR15 Pin_T25SRAM_ADDR16 Pin_AB27SRAM_ADDR17 Pin_V26SRAM 地址总线SRA

22、M_DATA0 Pin_AC26SRAM_DATA1 Pin_AB25SRAM_DATA2 Pin_AB26SRAM_DATA3 Pin_AA25SRAM_DATA4 Pin_W25SRAM_DATA5 Pin_Y26SRAM_DATA6 Pin_V25SRAM_DATA7 Pin_W26SRAM_DATA8 Pin_AA22SRAM_DATA9 Pin_AA24SRAM_DATA10 Pin_Y24SRAM 数据总线12SRAM_DATA11 Pin_Y23SRAM_DATA12 Pin_V24SRAM_DATA13 Pin_V23SRAM_DATA14 Pin_U24SRAM_DATA15

23、 Pin_U23SRAM_DATA16 Pin_M27SRAM_DATA17 Pin_M28SRAM_DATA18 Pin_N26SRAM_DATA19 Pin_P27SRAM_DATA20 Pin_P28 与 FPGA 的 nCEO 共用I/OSRAM_DATA21 Pin_T22SRAM_DATA22 Pin_T21SRAM_DATA23 Pin_R24SRAM_DATA24 Pin_L28SRAM_DATA25 Pin_L27SRAM_DATA26 Pin_K28SRAM_DATA27 Pin_K27SRAM_DATA28 Pin_H26SRAM_DATA29 Pin_G28SRAM_D

24、ATA30 Pin_G27SRAM_DATA31 Pin_F28SRAM 数据总线SRAM_BE0 Pin_R25SRAM_BE1 Pin_AB23SRAM_BE2 Pin_E28SRAM_BE3 Pin_F27SRAM 数据选择SRAM_CS Pin_AC24 SRAM 片选信号SRAM_RD Pin_R26 SRAM 读信号SRAM_WR Pin_AB24 SRAM 写信号表 2-5 SRAM 与 FPGA 管脚配置表13DDRII-SDRAM现在的 Nios 设计软件以及 Quartus 软件均提供了 DDR2 SDRAM 控制器的IP 库，所以为了有效的增加系统的存储容量，而又不至于太

25、多的占用 FPGA 引脚，板上提供了 64MB 的 DDR2 SDRAM（32M 16Bit） ，其芯片型号为MT47H32M16，它即满足了高速数据存取的要求，又不至于太浪费 FPGA 的IO。如此大容量的存储空间，即可满足用户存储数据、运行代码，又可以达到高速高效的目的，使 Nios II 性能得到充分的发挥。DDRII-SDRAM 与 FPGA 的连接框图如图 2-8 所示：DDRII-SDRAM 与FPGA 的管脚连接见如下表 2-6。图 2-8 DDRII-SDRAM 与 FPGA 连接框图14信号名称 对应 FPGA 管脚名称 功能说明DRAM_ADDR0 Pin_AC21DRAM

26、_ADDR1 Pin_AB16DRAM_ADDR2 Pin_AC15DRAM_ADDR3 Pin_AF16DRAM_ADDR4 Pin_AD21DRAM_ADDR5 Pin_AE15DRAM_ADDR6 Pin_AD15DRAM_ADDR7 Pin_AE16DRAM_ADDR8 Pin_AC17DRAM_ADDR9 Pin_AF21DRAM_ADDR10 Pin_AE17DRAM_ADDR11 Pin_AE20DRAM_ADDR12 Pin_AF15DRAM 地址总线DRAM_DQ0 Pin_AE25DRAM_DQ1 Pin_AE21DRAM_DQ2 Pin_AG26DRAM_DQ3 Pin_

27、AD18DRAM_DQ4 Pin_AF20DRAM_DQ5 Pin_AH25DRAM_DQ6 Pin_AF22DRAM_DQ7 Pin_AE24DRAM_DQ8 Pin_AH22DRAM_DQ9 Pin_AG21DRAM_DQ10 Pin_AF24DRAM_DQ11 Pin_AD17DRAM_DQ12 Pin_AE19DRAM_DQ13 Pin_AH23DRAM_DQ14 Pin_AH21DRAM 数据总线15DRAM_DQ15 Pin_AG22DRAM_BA0 Pin_AH17DRAM_BA1 Pin_AF17DRAM 中 BANK 选择DRAM_DM0 Pin_AF25 DRAM Low-

28、byte Data MaskDRAM_DM1 Pin_AH19 DRAM High-byte Data MaskDRAM_DQS0 Pin_AF26 DRAM_LDQSDRAM_DQS1 Pin_AE18 DRAM_UDQSDRAM_CKE Pin_AG18 DRAM 时钟使能信号DRAM_CLK Pin_AF23 DRAM 时钟DRAM_nCLK Pin_AE23 DRAM 时钟DRAM_nCAS Pin_AH26 DRAM Column Address StorseDRAM_nRAS Pin_AE22 DRAM Row Address StorseDRAM_WE Pin_AH18 DRAM

29、 写使能信号DRAM_nCS Pin_AG23 DRAM 片选表 2-6 DDRII-SDRAM 与 FPGA 管脚配置表Nor Flash核心板上提供了 1 片容量为 8Mbytes（8M8bits） Nor Flash 存储器AM29LV065D。该芯片支持 3.03.6V 单电压供电情况下的读、写、擦除以及编程操作，访问时间可以达到 90ns。AM29LV065D 由 128 个 64Kbytes 的扇区组成，每个扇区都支持在线编程。另外，该芯片在高达 125条件下，依然可以保证存储的数据 20 年不会丢失。16图 2-9 Nor Flash 与 FPGA 连接框图核心板上的 Nor F

30、lash 存储器主要用来存储程序代码和代码需要的数据（如字库等） 。在本核心板中，共 256KB 的字库数据存贮于 Nor Flash 的0X7C00000X7FFFF 处。Nor Flash 与 FPGA 的连接框图如上图 2-9 所示：Nor Flash 与 FPGA 的管脚连接见如下表 2-7。信号名称 对应 FPGA 管脚名称 功能说明NOR_FLASH_ADDR0 Pin_AF27NOR_FLASH_ADDR1 Pin_AE28NOR_FLASH_ADDR2 Pin_AE27NOR_FLASH_ADDR3 Pin_AD28NOR_FLASH_ADDR4 Pin_AD27NOR_FLA

31、SH_ADDR5 Pin_AC28NOR_FLASH_ADDR6 Pin_AC27NOR_FLASH_ADDR7 Pin_AB28NOR_FLASH_ADDR8 Pin_W28NOR_FLASH_ADDR9 Pin_W27NOR_FLASH_ADDR10 Pin_U26NOR_FLASH_ADDR11 Pin_V28NOR_FLASH_ADDR12 Pin_V27NOR_FLASH_ADDR13 Pin_U28NOR_FLASH_ADDR14 Pin_U27NOR_FLASH_ADDR15 Pin_T26NOR_FLASH_ADDR16 Pin_R28NOR_FLASH_ADDR17 Pin_

32、T25NOR_FLASH_ADDR18 Pin_AB27NOR_FLASH_ADDR19 Pin_V26NOR_FLASH_ADDR20 Pin_U25NOR_FLASH_ADDR21 Pin_Y25Nor Flash 地址总线17NOR_FLASH_ADDR22 Pin_R27NOR_FLASH_DATA0 Pin_AC26NOR_FLASH_DATA1 Pin_AB25NOR_FLASH_DATA2 Pin_AB26NOR_FLASH_DATA3 Pin_AA25NOR_FLASH_DATA4 Pin_W25NOR_FLASH_DATA5 Pin_Y26NOR_FLASH_DATA6 Pi

33、n_V25NOR_FLASH_DATA7 Pin_W26Nor Flash 数据总线NOR_FLASH _CS Pin_AD26 片选信号NOR_FLASH _RD Pin_AC25 读信号NOR_FLASH _WE Pin_AA26 写信号表 2-7 Nor Flash 与 FPGA 管脚配置表Nand Flash为了满足能够在嵌入式 RTOS 中有足够的空间创建文件系统或满足开发人员存储海量数据的需求，核心板上除了提供 8Mbytes NOR Flash 外，还有一片具有 64Mbytes 容量的 NAND FlashK9F1208U0M。该芯片由 4096 Blocks32 Pages5

34、28bytes 组成，支持块擦除、页编程、页读取、随即读取、智能拷贝备份、4 页/块同时擦除和 4 页/块同时编程等操作。18图 2-10 Nand Flash 与 FPGA 连接框图图 2-10 所示为 Nand Flash 与 FPGA 连接的框图。表 2-8 所示为 Nand Flash与 FPGA 的管脚连接表。信号名称 对应 FPGA 管脚名称 功能说明NANDF_DATA0 Pin_V4NANDF_DATA1 Pin_W3NANDF_DATA2 Pin_U4NANDF_DATA3 Pin_V3NANDF_DATA4 Pin_R4NANDF_DATA5 Pin_R3NANDF_DAT

35、A6 Pin_N4NANDF_DATA7 Pin_N3Data Input/OutputsNANDF_CLE Pin_T4 Command Latch EnableNANDF_ALE Pin_R5 Address Latch EnableNANDF_R/B Pin_J1 Ready/Busy outputNANDF_CS Pin_M4 Chip EnableNANDF_RD Pin_M3 Read EnableNANDF_WE Pin_U3 Write Enable表 2-8 Nand Flash 与 FPGA 管脚配置表2.3.4 板载模块接口USB 2.0 设备该模块采用 Cypress

36、公司生产的 CY7C68013 USB2.0 设备接口芯片。该芯片是一款价格低、功能强的通用串行总线（USB）接口器件，它完全符合 USB 2.0规范，并为基于微控制器或微处理器的系统提供了高速 USB 通信能力。CY7C68013 与系统的微控制器/微处理器的通信是通过一个高速的通用并行接口来实现的。CY7C68013 支持 USB 2.0 系统运作的自动检测、自动枚举等。19图 2-11 是该模块与 FPGA 的连接框图。表 2-9 所示为该模块与 FPGA 具体的管脚连接表。图 2-11 USB2.0 设备与 FPGA 连接框图信号名称 对应 FPGA 管脚名称 功能说明USB_DATA

37、0 Pin_A26USB_DATA1 Pin_B25USB_DATA2 Pin_A25USB_DATA3 Pin_C24USB_DATA4 Pin_B23USB_DATA5 Pin_A23USB_DATA6 Pin_B22USB_DATA7 Pin_A22USB_DATA8 Pin_A18USB_DATA9 Pin_B17USB_DATA10 Pin_C16Data Input/Outputs20USB_DATA11 Pin_A17USB_DATA12 Pin_G25USB_DATA13 Pin_E27USB_DATA14 Pin_D28USB_DATA15 Pin_D27USB_FLAGA

38、Pin_B21USB_FLAGB Pin_A21USB_FLAGC Pin_C20Is a programmable slave FIFO output status flag signalUSB_ADR0 Pin_B19USB_ADR1 Pin_A19Select for the slave FIFOs connected to USB_DATA70 or USB_DATA150USB_CS Pin_B18 Chip EnableUSB_RD Pin_C27 Read EnableUSB_WE Pin_B26 Write EnableUSB_IFCLK Pin_G26表 2-9 USB 2.

39、0 设备与 FPGA 管脚配置表RS232 串行接口RS232 是目前 PC 机在通信工业中应用最广泛的一种串行接口方式。RS-232被定义为一种在低速率串行通讯中增加通讯距离的单端标准。RS-232 采取不平衡传输方式，即所谓单端通讯。通常使用的都是 9 针的，早期出现过 25 针的。在实际应用中，电子工程师在设计计算机与外围设备的通信时，通常在 9 针的基础再进行简化，只用其中的 2、3、5 三个管脚进行通信。这三个管脚分别是接收线、发送线和地线。串行接口模块与 FPGA 的连接及工作框图如下图 2-12 所示。21图 2-12 串行接口设备与 FPGA 连接框图在核心板上，该模块将串口通

40、信所需的RXD和TXD信号引出，同时板上已经采用专用芯片，将LVCMOS输出的UART 信号进行了电平转换，以满足直接与PC机相连的电平要求。表2-10 为串行接口与FPGA管脚连接配置表。信号说明FPGA 引脚串行接口引脚号 FPGA 端 PC 端D3 2 FPGA_TXD PC_RXD B15 3 FPGA_RXD PC_TXD/ 5 / GND表 2-10 串行接口设备与 FPGA 管脚配置表注：TXD和RXD在电路中已经交换，如果与计算机通信，仅需要一条串口延长线便可，无需交叉。SD CARD 设备板上有一个高速 SD 卡接口，可以接普通 SD 卡、高速 SD 卡等，最高支持8GB 的

41、 SD 卡，读取速度可达 2Mbyte/秒。22图 2-13 SD 卡设备与 FPGA 连接框图SD 卡模块与 FPGA 连接框图如下图 2-13 所示。表 2-11 所示为 SD 卡模块各接口与 FPGA 管脚具体连接配置表。信号名称 对应 FPGA 管脚名称 功能说明HSD_CS Pin_D4HSD_CLK Pin_C5HSD_DI Pin_D5HSD_DO Pin_C6HSD_WP Pin_D6HSD_CD Pin_C7表 2-11 SD 卡设备与 FPGA 管脚配置表晶振核心板上提供了高精度、高稳定性 50MHz 时钟，该时钟直接与 FPGA 的PIN-J2（ GCLK0） 引脚相连。

42、如果设计人员需要其它频率时钟源，可以在 FPGA 内部进行分频或利用FPGA 内部 PLL 倍频等途径来得到。图 2-14 所示为晶体与 FPGA 连接框图；表 2-12 所示为晶体与 FPGA 管脚连接配置表。图 2-13 50MHZ 晶振与 FPGA 连接框图23信号名称 对应 FPGA 管脚名称 功能说明50MHZ Pin_J2 50MHZ Clock input表 2-11 50MHZ 晶振与 FPGA 管脚配置表2.3.5 人机交互单元用户自定义按键为了方便开发人员作一些简单的、手动的逻辑输入，核心板上提供了 4 个用户自定义按键，位于核心板的右下方。这四个按键连接到了 FPGA 的

43、四个 IO 引脚上，具体的定义和使用则有开发人员自由决定。按键与 FPGA 的硬件连接如图 2-14。表 2-12 所示为按键与 FPGA 管脚连接配置表。图 2-14 BT1-BT4 按键与 FPGA 连接框图信号名称 对应 FPGA 管脚名称 功能说明BT1 Pin_Y27 Push Button input24BT2 Pin_Y28 Push Button inputBT3 Pin_J28 Push Button inputBT4 Pin_J27 Push Button input表 2-12 BT1-BT4 按键与 FPGA 管脚配置表注：按键按下为低电平，抬起为高电平。用户自定义 L

44、ED为了方便开发人员进行简单直观的信号观察，开发板上提供了四个用户自定义 LED。这四个 LED 灯位于核心板的右下方（四个自定义按键的上方） ，这四个 LED 由 FPGA 的 IO 引脚直接驱动，当 FPGA 对应的 IO 输出高电平时，LED点亮；当 FPGA 对应的 IO 输出低电平时， LED 熄灭。四个 LED 和 FPGA 的硬件连接如图 2-15 所示，四个 LED 灯与 FPGA 的管脚连接如表 2-13。图 2-15 LED1-LED4 灯与 FPGA 连接框图信号名称 对应 FPGA 管脚名称 功能说明HLED1 Pin_AF10 Red LED displayHLED2

45、 Pin_AE10 Red LED displayHLED3 Pin_AB9 Red LED display25HLED4 Pin_AE9 Red LED display表 2-13 LED1-LED4 灯与 FPGA 管脚配置表复位按键开发板上有一个复位按键，位于四个按键开关的左边。复位按键上面的LED 为复位指示，当复位按键按下时（低电平） ，LED 亮。复位按键连接到 FPGA 的 A15 引脚上，可以供开发人员作为 Nios II CPU的复位信号。当然也可以作为普通的按键来使用。复位按键与 FPGA 的连接如图 2-16 所示。与 FPGA 的管脚配置如表 2-14所示。图 2-15

46、 复位按键与 FPGA 连接框图信号名称 对应 FPGA 管脚名称 功能说明Reset Pin_A15 复位按键输入表 2-13 复位按键与 FPGA 管脚配置表七段码 LED 数码管显示七段码 LED 数码管是核心板上提供的另一个方便开发人员调试的显示设备。核心板上使用的七段码 LED 数码管是共阳极型，af 和 dp 这八个 LED 均与FPGA 的 IO 引脚直接相连，其对应段名称如图 2-16 所示。26图 2-16 七段码 LED由于七段码 LED 数码管公共端连接到 VCC（共阳极型） ，当 FPGA 对应的IO 引脚输出低电平时，对应的七段码 LED 数码管中的 LED 被点亮；当 FPGA对应的 IO 引脚输出高电平时，对应的七段码 LED 中的 LED 熄灭。七段码 LED数码管和 FPGA 的硬件连接如图 2-17 所示。表 2-15 所示为七段码 LED 数码管的每段与 FPGA 的管脚连接配置表。图 2-17 七段码 LED 数码管与 FPGA 连接框图信号名称 对应 FPGA 管脚名称 功能说明Hseg_D0 Pin_AF4 7-segment displays “a”Hseg_D1 Pin_AE5 7-segment displays “b”Hseg_D2 Pin_AE6 7-segment displays “c”