1、本科实验报告课程名称： CPLD/FPGA 应用设计 课设题目： 交通灯控制器 交通灯控制器一、设计要求设计一个由一条主干道和一条支干道的十字路口的交通灯控制器，具体要求如下：(1) 主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。(2) 主干道处于常允许通行状态，而支干道有车来才允许通行。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯。 (3) 当主、支道均有车时，两者交替允许通行，主干道每次放行 45 s，支干道每次放行 25 s，由亮绿灯变成亮红灯转换时，先亮 5 s 的黄灯作为过渡，并进行减计时显示。二、设计方案1 基本原理(1) 设置支干道有车开
2、关 SB。(2) 系统中要求有 45 秒、25 秒和 5 秒三种定时信号，需要设计三种相应的计时显示电路。计时方法为倒计时。定时的起始信号由主控电路给出，定时时间结束的信号输入到主控电路。(3) 主控制电路的输入信号一方面来自车辆检测，另一方面来自 45 秒、25 秒、5 秒的定时到信号；输出有计时启动信号（置计数起始值）和红绿灯驱动信号。(4) 状态转移如图所示，用状态机描述。状态转移图(5) 模块结构VCCclk INPUTVCCsb INPUTVCCRST INPUTmrOUTPUTmyOUTPUTmgOUTPUTbrOUTPUTbyOUTPUTbgOUTPUTenRSTDin70CLK
3、CntQH30QL30jsqinstCLKSBcntRSTenMRMYMGBRBYBGdin70JTDKZinst1 A30 LED7S60yima7inst2A30 LED7S60yima7inst3LEDH60OUTPUTLEDL60OUTPUT模块结构图2 设计框图交通灯控制器原理框图如下图所示，包括置数模块、计数模块、主控制器模块和译码器模块。置数模块将交通灯的点亮时间预置到置数电路中，计数模块以秒为单位倒计时，当计数值减为零时，主控电路改变输出状态，电路进入下一个状态的倒计时。其中，核心部分是主控制模块。主控制器清零红 绿 黄特殊状态红 绿 黄定时计数器置数器 译码器 显示器三、实验
4、设备计算机一台操作系统：WINDOWS XP软件： ispDesignEXPERT System硬件： 1016E 开发板四、设计步骤1 打开 ispEXPERT 软件，建立一个新的工程 JTD单击菜单 FileNew Project， 输入工程路径，工程名2 建立 VHDL 文件单击 FileNew 菜单项，选择 VHDL File 选项，单击 OK 按钮以建立 VHDL文件，分别建立主控制器模块程序的 vhd 文件 JTDKZ.vhd、计数器模块程序的vhd 文件 jsq.vhd、七段译码器程序的 vhd 文件 yima7.vhd 和主程序的 vhd 文件zhu.vhd。a）主控制器模块L
5、IBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JTDKZ ISPORT(CLK,SB,cnt,RST:IN STD_LOGIC;en,MR,MY,MG,BR,BY,BG: OUT STD_LOGIC;din:out STD_LOGIC_vector(7 downto 0);END ENTITY JTDKZ;ARCHITECTURE ART OF JTDKZ ISTYPE STATE_TYPE IS(A,B,C,D);SIGNAL p_STATE,n_state: STATE_TYPE;BEGIN reg:PROCESS(CLK，rst) ISBE
6、GINif rst=1 then p_STATEMRMRMRMR LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = “1111111“ ;END CASE ;END PROCESS ;END ;d）顶层链接文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JTD ISPORT(CLK,SB,RST:IN STD_LOGIC;LED1,LED2,LED3,LED4,LED5,LED6:OUT STD_LOGIC;SEG1:OUT STD_LOGIC_VECTOR
7、(6 DOWNTO 0);SEG2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END JTD;ARCHITECTURE BEHAVIORAL OF JTD ISSIGNAL E:STD_LOGIC;SIGNAL CN:STD_LOGIC;SIGNAL DI:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL YIMA1,YIMA2:STD_LOGIC_VECTOR(3 DOWNTO 0);COMPONENT JTDKZ ISPORT(CLK,SB,cnt,RST: IN STD_LOGIC;en,MR,MY,MG,BR,BY,BG: OUT STD_
8、LOGIC;din:out STD_LOGIC_vector(7 downto 0);END COMPONENT;COMPONENT JSQ ISPORT(en, RST: IN STD_LOGIC; Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0);CLK:IN STD_LOGIC; Cnt: OUT STD_LOGIC; QH, QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT YIMA7 ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; LED7
9、S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;BEGINU0:JTDKZ PORT MAP(CLK,SB,CN,RST,E,LED1,LED2,LED3,LED4,LED5,LED6,DI);U1:JSQ PORT MAP(E,RST,DI,CLK,CN,YIMA1,YIMA2);U2:YIMA7 PORT MAP(YIMA1,SEG1);U3:YIMA7 PORT MAP(YIMA2,SEG2);END BEHAVIORAL;3 调试程序4 引脚锁定5 器件下载6、波形仿真7、硬件调试五、设计结果与分析1、RST 为复位信号，当 RST=0 时，显示器终止原来的计数变成00，RST=1 时正常计数。2、当 SB=0 时支路没车，主路一直有车通过，实验板上显示器一直从 0 到45 秒变化。当 SB=1 时，主，支干道均有车，两者交替允许通行，主干道每次放行45s，支干道每次放行 25s，由亮绿灯变成亮红灯转换时，先亮 5s 的黄灯作为过渡，并进行减时显示。六、设计总结
