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类型实验三 数字频率计.doc

  • 上传人:hskm5268
  • 文档编号:8838670
  • 上传时间:2019-07-14
  • 格式:DOC
  • 页数:4
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    1、AP0705307 黃少昌实验三 数字频率计一,实验目的:1,学会利用 MAX+PLUS进行层次化设计;2,练习混合设计输入方法;3,巩固用试验箱验证设计方法。二,实验原理:1,数字频率计是利用测量输入信号的频率并显示测量结果的系统。数字频率计的原理示意图如图 3-1所示。一般基准时钟的高电平的持续时间为T0=1s,若在这 T0内被测信号的周期数为 N则被测信号的频率就是 N,选择不同的 T0,可以得到不同的测量精度。一般 T0越大,测量精度越高,但一次的测量时间及频率计所需的硬件资源也增加。三,设计任务和要求:1、设计一个 6位频率计,测量范围从 1Hz到 99 99 99Hz,测量结果用

    2、6个数码管显示,基准时钟频率为 1Hz;2、只显示测量结果,中间计数过程不显示;结果更新时间 2秒一次;3、频率计只设一个复位键,按下该键(reset=0)系统复位,释放该键(reset=1)系统工作,测量并显示结果;4、设计输入采用层次化设计,学习混合输入设计方法,即部分底层模块用Verilog HDL实现。四,实验步骤;1,简述频率计原理,各个模块的功能作用;控制模块:产生控制信号 Count_en和 Count_clr,控制计数模块何时计数何时清零;产生 Load信号,控制何时将计数结果锁存,送去显示,时序如下:计数模块锁存器控制模块标准时钟系统复位待测信号Count_enCount_c

    3、lrLoad显示AP0705307 黃少昌计数模块:码计数器,计算波门内被测信号的周期数,即被测信号的频率;AP0705307 黃少昌锁存模块:适时锁存计数模块的计算结果,送到数码管显示,可消除显示的抖动。设计原理图:2,给出仿真结果;3,设计心得。通过实验,我们真正体会到 EDA带来的方便;通过仿真,我们能够很形象地了解到原理图的功能。体验到真实实验中的情境,增加了对电子实验和电子设计的信心。5、设计要点。)控制模块的设计是关键,一定搞清其时序。)注意计数器为位码加法计数器,异步清零;AP0705307 黃少昌)注意锁存器的锁存时刻。五,思考题:1,所设计的频率计有测量误差吗?误差是多少?如

    4、何减少误差?这样设计的频率计还是有测量误差的,实际的硬件设计用到的器件较多,连线比较复杂,而且会产生比较大的延时,造成测量误差。采用计数法实现频率测量,误差来源主要有计数误差和闸门误差 2部分。误差表达式为:测量时间尽可能多,取平均数。2,锁存器锁存信号为什么采用上升沿?锁存器的作用是将计数器在 ls结束时所记得的数进行锁存,使得显示器上能稳定地显示此时计数器的值。当锁存信号 CP的正跳变来到时,锁存器的输出等于输入,从而将计数器的输出值送到锁存器的输出端。高电平结束后,无论 D为何值,输出端的状态保持原来的状态不变,所以在计数期间内,计数器的输出不会送到译码显示器。3,原理图输入设计方便还是 Verilog HDL输入设计方便?为什么?Verilog HDL输入设计方便,因为可以用文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。

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