1、可编程器件应用（CPLD）,实验二、多路选择器的设计(VHDL),通过用VHDL设计一个4选1的多路选择器，掌握使用VHDL输入方式，进行FPGA/CPLD电路设计的方法。 熟悉多路选择器的功能。 进一步熟悉Quartus II集成开发系统的使用。 加深对FPGA/CPLD设计过程的了解。 参考程序：教材P101,一、实验目的,二、实验内容,0、准备工作：创建Quartus II项目 菜单“File/New Project Wizard”,逐步设置：工作目录、项目名和实体名；是否添加设计文件；选择器件；是否使用第三方eda工具,二、实验内容,1、设计输入：采用HDL输入方式 新建文件（菜单Fi
2、le/New.）选择VHDL文件类型（VHDL File），扩展名*.vhd 输入VHDL设计的代码 文件存盘,LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mux41 ISPORT(input : IN STD_LOGIC_VECTOR(3 DOWNTO 0);sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0);y : OUT STD_LOGIC ); END mux41;ARCHITECTURE rtl OF mux41 IS BEGINPROCESS (input, sel)BEGIN IF sel = “00
3、“ THEN y = input(0); ELSIF sel = “01“ THEN y = input(1);ELSIF sel = “10“ THEN y = input(2);ELSE y = input(3); END IF; END PROCESS; END rtl;,源文件：mux41.vhd,2、编译、综合 在Processing菜单选择Start Compilation 项（或者紫色的编译按钮），则自动进行编译，并且软件左侧出现Status状态窗口，给出编译步骤和执行进度。 若设计无错误，则给出编译报告和其他处理步骤的报告。 若有错误，则根据错误提示修改设计文件，重新编译。,编
4、译之后可以进行的操作：,分配器件的管脚：通过Assignments/Pins 菜单（或者Assignments/Pin Planner，或者Assignments/Assignment Editor菜单，再选择Pin项），或者指定管脚的按钮，均可打开管脚编辑器。 在Pin Planner界面中，通过下拉列表来指定各个管脚的位置。 在Assigment Editor界面中，可以通过下拉列表或者手动输入来指定管脚的位置。 注意：保存管脚配置信息。 再次编译，检查管脚分配是否有错误！（例如：分配到专用的PLL管脚等）,3、进行仿真：功能仿真、时序仿真 新建“激励信号”的波形文件： （菜单File/N
5、ew.）选择波形文件类型（Wector Waveform File），扩展名*.vwf，打开波形编辑窗口,选择要仿真的节点：在“Name”列空白处，右键菜单，如上图所示。选择菜单“Insert Node or Bus.”，在对话框选择“Nodes Finder”按钮 根据过滤条件，列出节点名称：List选择节点OK 根据需要编辑输入端口“激励信号”的波形 注意：保存波形文件，默认文件名即可。,运行仿真工具： 方法一、在 Processing 菜单内选择Start Simulation 项（或者仿真按钮），自动进行“时序仿真”。 方法二、在 Processing 菜单内选择Simulator T
6、ool 项，可以实现更多的仿真功能（功能仿真、时序仿真；指定仿真时间长度，其他可选项等）。 如果仿真没有错误，则完成后自动打开仿真结果的波形窗口（仿真报告窗口）。 检查仿真波形是否正确：注意，需要人工判定结果，是否跟设计要求相符。,4、器件编程 ：把设计下载到目标电路上，用实际器件验证设计是否正确。 正确连接下载线：电脑和目标电路板之间。 在Tools 菜单内选择Programmer项（或者按钮），出现编程器窗口。 指定下载电缆类型：Byte Blaster、USB Blaster等。 选择下载（配置、烧录）方式：JTAG、AS等 选择下载的目标文件：*.sof、*.pof 勾选“Program/Configure”，CPLD器件可以选择加密器件 点击Start按钮，开始下载,注意：若使用实验箱，则： 先在实验箱上根据设计指定的器件管脚，连接好电路（输入端口接开关、输出端口接LED灯或者数码管） 再连接下载电缆 然后打开实验箱的电源 进行下载，以及FPGA功能的测试验证,
