1、1,第三节 计数器,2,1.计数器的概念,2.应用(如频率计、分频、定时、产生顺序脉冲等),3.基本结构,计数器的基本功能是记录输入脉冲的个数。,3,图5.3.1 计数器的基本结构框图,4,(1)按模值,二进制计数器,十进制计数器,任意进制计数器,(3)按逻辑功能,(2)按存储器的状态变化是否同时进行,同步计数器,加法计数器,可逆计数器,5,5.3.1、同步计数器的分析,同步计数器的分析步骤如下： 根据电路图，确定各触发器的激励方程、次态方程和输出函数的逻辑表达式。 根据上述方程确定电路的状态转移表、状态转移图以及波形图等。 分析同步计数器的功能，如计数模长、编码状态和计数规律等。,6,例1
2、分析图5.3.2所示电路的逻辑功能。,图5.3.2 JKFF构成的3位二进制同步加法计数器,7,写出三组方程,J1 = K1 = 1,分析电路结构,a.各触发器的激励方程,8,b.各触发器的次态方程,c.电路的输出方程,9,作状态转移表,电路的逻辑功能描述,该电路是一个同步模8加法计数器电路（或3位二进制同步加法计数器）。,状态转移图,波形图,10,(1)加法计数器,基本结构,b.TFF形式,a.CP1=CP2=CPn=CP,模值M=2n，,计数范围：02n-1,c.T1=1，,d.,* 同步二进制计数器的一般设计方法,11,(2)减法计数器,基本结构,b.TFF形式,a.CP1=CP2=CP
3、n=CP,c.T1=1，,d.,12,图5.3.7 用JKFF 构成的4 位二进制同步减法计数器,13,图5.3.6 上升沿触发的3 位二进制同步减法计数器的波形图,14,例5.3.2 图5.3.8 是一个同步任意进制计数器，试分析其逻辑功能。,图5.3.8 例5.3.2 电路,15,解：（1）写三组逻辑方程,激励方程,J3 = Q2nQ1n K3 = 1; J2 = K2 = Q1n ； J1 = Q3n K1 =1,次态方程,Q3n+1 =Q3nQ2nQ1n CP ,Q2n+1 = Q2n Q1n CP ,Q1n+1 = Q3nQ1n CP ,16,输出方程为,Z=Q3,（2）状态转移表、
4、状态转移图和波形图,17,Q,n,3,Q,n,2,Q,n,1,Q,n+1,3,Q,n+1,2,Q,n+1,1,Z,n,0 0 0,0 0 1,0,0 0 1,0 1 0,0,0 1 0,0 1 1,0,0 1 1,1 0 0,0,1 0 0,0 0 0,1,1 0 1,0 1 0,1,1,1 0,0 1 0,1,1 1 1,0 0 0,1,表5.3.3例5.3.2电路的状态转移表,偏 离 态,18,图5.3.10 例5.3.2 的状态转移图,偏离状态在CP 脉冲作用下能够最终（可能不止一个CP 周期）进入有效循环，则该电路具有自启动性；反之，则不具有自启动性。,19,图5.3.11 例5.3.
5、2 的波形图,20,5.3.2 同步计数器的设计,设计步骤如下：, 根据模长要求，确定FF 的个数，列出状态转移表。 选择FF 类型，求各级FF 的激励方程和输出方程。 检查计数器的自启动性，若无自启动性，则重新修改激励方程。 画出逻辑图。,21,例5.3.3 用DFF 设计具有表5.3.4 状态转移表的M=6 的同步计数器，要求具有自启动性。,Q,n,3,Q,n,2,Q,n,1,Q,n+1,3,Q,n+1,2,Q,n+1,1,Z,n,0 0 0,0 0 1,0,0 0 1,0 1 1,0,0 1 1,1 1 1,0,1 1 1,1 1 0,0,1 1 0,1 0 0,0,1 0 0,0 0
6、0,1,序号,0,1,2,3,4,5,22,解：（1）确定触发器个数,状态转移表中有6 个有效状态，需用3 级触发器实。,（2）求激励方程和输出方程,用DFF 实现，所以Di =Qin+1,23,Q,n,3,Q,n,2,Q,n,1,Q,n+1,3,Q,n+1,2,Q,n+1,1,D3,0 0 0,0 0 1,0 0 1,0 0 1,0 1 1,0 1 1,0 1 1,1 1 1,1 1 1,1 1 1,1 1 0,1 1 0,1 1 0,1 0 0,1 0 0,1 0 0,0 0 0,0 0 0,序号,0,1,2,3,4,5,表5.3.5 例5.3.3 的激励表,D2,D1,24,卡诺图化简：
7、,D3=Q2n,D2=Q1n,D1=Q3n,Z = Q3nQ2n,25,（3）自启动性检查,两个偏离状态形成了循环，无法进入有效循环，因此不具有自启动性。,修改激励函数,D1 = Q3nQ2n + Q3nQ1n,26,图5.3.14 例5.3.3 的电路图,27,(1) 74 LS161,逻辑电路,5.3.3.MSI同步计数器,图5.3.15 74161 逻辑符号,P、T：工作模式控制端,CO,28,功能表,表5.3.7 74161 的功能表,CO=Q3Q2Q1Q0T,29,74161的异步级联方式,(2) 应用,30,74161的同步级联方式,31,74 LS163同步清0； 74 LS16
8、1异步清0,(2) 74 LS163,74163 简化符号,CO,32,(3) 74LS160,74LS160 模10，,C0=Q3Q0T，,CO=Q3Q2Q1Q0T,74LS161 模16，,33,图5.3.24 74160的逻辑符号,C0,34,表5.3.11 74160的功能表,35,图 异步级联,0000 0000,74160(2) 74160(1),0000 0001,0000 1001,0001 0000,1001 1001,74160(2) 74160(1),36,图 同步级联,2019年7月5日星期五,第六章 时序逻辑电路,37,2.用MSI计数器构成的任意进制计数器,N进制,
9、(1)复0法,M进制,指导思想：顺序计数的过程中跳过N-M个状态。,2019年7月5日星期五,第六章 时序逻辑电路,38,例1 试用74161用复0法设计M=6的计数器。,解：74161为异步复0方式，起跳状态为S6，,即：(0110)2。电路图如下所示：,图5.3.18 异步复0法,2019年7月5日星期五,第六章 时序逻辑电路,39,表5.3.8 图5.3.18电路的状态转移表,起跳状态,2019年7月5日星期五,第六章 时序逻辑电路,40,图5.3.19 图5.3.18电路的工作波形图,2019年7月5日星期五,第六章 时序逻辑电路,41,采用异步复0法时 ，触发器不能同时复0引起的现象
10、。,2019年7月5日星期五,第六章 时序逻辑电路,42,图5.3.20 能可靠复0的异步复位电路,(a) 电路,2019年7月5日星期五,第六章 时序逻辑电路,43,2019年7月5日星期五,第六章 时序逻辑电路,44,例2 试用74163用复0法设计M=6的计数器。,解：74163为同步复0方式，起跳状态为S5，,即：(0101)2。电路图如下所示：,图5.3.23 同步复0法,2019年7月5日星期五,第六章 时序逻辑电路,45,(2)置数法（利用置数控制端，并行输入端）,S预,S预+1,S预+(M-1),S预M,置最小数法,SN-M,SN-(M-1),SN-2,SN-1,2019年7月
11、5日星期五,第六章 时序逻辑电路,46,例1 试用74161用置最小数法实现M=12的计数器。,解：74161为同步置数方式，最小数为：,=(0100)2。,N-M=16-12=4,电路接法和工作状态转移表分别如图和表所示。,2019年7月5日星期五,第六章 时序逻辑电路,47,图 例1的电路图,CO,2019年7月5日星期五,第六章 时序逻辑电路,48,表 例1的状态转移表,跳过状态,起跳状态,2019年7月5日星期五,第六章 时序逻辑电路,49,预置0法,电路图如图5.3.21所示。,SM,S0,SM-1,例5.3.4 试用74161用预置0法设计M=6的计数器。,解：74161为同步置数
12、方式，反馈状态为：,SM-1，即：S5，,5=(0101)2，,2019年7月5日星期五,第六章 时序逻辑电路,50,图5.3.21 例5.3.4的电路图,CO,2019年7月5日星期五,第六章 时序逻辑电路,51,置最大数法,SM-2,SN-1,电路及工作状态转移表分别如图和表所示。,例2 试用74161用置最大数法设计M=12的计数器。,解：74161为同步置数方式，反馈状态为：,SM-2，即：S10，,10=(1010)2，,2019年7月5日星期五,第六章 时序逻辑电路,52,图 例2的电路图,2019年7月5日星期五,第六章 时序逻辑电路,53,表 例2的状态转移表,起跳状态,跳 过
13、 状 态,54,3. 构成模长M16的任意进制计数器,设计方案：,a.N = N2,M,b.M = N1 N2,举例：,55,例5.3.5 试用74161 实现28 进制计数器。,解：方法一：将两片74161 级联构成1616=256 进制计数器，然后用异步清零法或反馈置数法构成28 进制计数器。,方法二：分解法。将28 分解成47，用两片74161 分别组成四进制和七进制计数器。,56,57,加法计数器状态转移表,减法计数器状态转移表,58,异步加法计数器状态转移表,59,异步减法计数器状态转移表,60,表5.3.1 图5.3.1电路的状态转移表,61,图5.3.3 图5.3.1电路的状态转移图,62,图5.3.4 图5.3.1电路的工作波形图,
