1、2 位二进制数据比较器实验报告一 实验目的 1.熟悉 Quartus II 软件的基本操作 2.学习使用 Verilog HDL 进行设计输入 3.逐步掌握软件输入、编译、仿真的过程 二 实验说明 2 位二进制数据比较器真值表输入信号 输出信号A1 A0 B1 B0 EQ LG SM0 0 0 0 1 0 00 0 0 1 0 0 10 0 1 0 0 0 10 0 1 1 0 0 10 1 0 0 0 1 00 1 0 1 1 0 00 1 1 0 0 0 10 1 1 1 0 0 11 0 0 0 0 1 01 0 0 1 0 1 01 0 1 0 1 0 01 0 1 1 0 0 11
2、1 0 0 0 1 01 1 0 1 0 1 01 1 1 0 0 1 01 1 1 1 1 0 0逻辑表达式： =0101+0101+0101+0101=001+010+11=001+1+11三 实验要求 1、完成 2 位二进制数据比较器的 Verilog HDL 程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证 A1A0 EQB1 comp_2 LGB0 SM本次实验是要设计一个 2 位的二进制数据比较器。该电路应有两个数据输入端口 A、B，每个端口的数据宽度为 2 ，分别设为 A0、 A1 和 B0、B1、A0、B0 为数据低位， 、B1 为数据高位。电路的输出端口分别为 EQ（A=B 的输出信号） 、LG（AB 时的输出信号）和 SM（AB)?1b1:1b0;assign SM=(AB)beginEQ=1b1;LG=1b0;SM=1b0;end else beginEQ=1b0;LG=1b0;SM=1b1;endendendmodule2 仿真结果五、实验体会通过 2 位二进制数据比较器的设计，使我们更加熟悉 Quartus 软件进行数字系统设计的步骤，以及运用 Verilog HDL 进行设计输入，并掌握 2 位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。
