1、1第 2 章 组合逻辑电路分析与设计21 图 25 是两个 CMOS 逻辑门的内部结构图，试说出逻辑门的名称，并写出输出函数表达式，画出其逻辑符号。解 图 25（a ）电路实现与门功能，输出函数表达式为 F=AB，其逻辑符号如图21（a）所示。图 25（b）电路实现 A 和 的或非运算，输出函数表达式为 ，BFAB逻辑符号如图 21（b）所示，其中，输入信号 B 所接输入端的小圆圈表示取非操作。22 已知 74S00 是 2 输入四与非门，I OL=20mA，I OH =1mA，I IL=2mA，I IH=50A；7410 是 3 输入三与非门，I OL=16mA，I OH =0.4mA，I
2、IL=1.6mA，I IH=40A 。试分别计算 74S00 和 7410 的扇出系数。理论上，一个74S00 逻辑门的输出端最多可以驱动几个 7410 逻辑门，一个 7410 逻辑门的输出端最多可以驱动几个 74S00 逻辑门？解 74S00 驱动 74S00： ， 。所以，OHI/1m/502OLI/20mA/1074S00 的扇出系数 NO=10。7410 驱动 7410： ， 。所以，I/.4A/1I/16/.7410 的扇出系数 NO=10。74S00 驱动 7410： ，H(74S0)I(7410)/25QQ36AB+VQQQQF1245DDQQ12FABQQQQ+V3456DD（
3、a） （b）图 25 CMOS 逻辑门内部结构图F 1ABAB & F（a） （b）图 212。所以，74S00 可以驱动 12 个 7410 的输入端。OL(74S0)I(7410)I/2mA/.6127410 驱动 74S00： ，OH(740)I(74S0)I.mA/508，所以，7410 可以驱动 8 个 74S00 的输入端。(7410)I(74S0)I/823 图 27 中的逻辑门均为 TTL 门。试问图中电路能否实现 ，1FAB， 的功能？要求说明理由。FABC解 图 27（a）需要确定在与非门输出信号驱动下，三极管能否实现非门功能。当与非门输出低电平（约 0.3V）时，由于三极
4、管的 （三极管的导通电压） ，BEV0.7所以三极管截止，集电极电阻（ ）上的压降为 0，F 1 输出高电平（5V） 。1k当与非门输出高电平（约 3.6V）时，三极管导通，V BE0.7V，基极电流为BOHBEI()/R(3.6.7)/k.29mA三极管的基极饱和电流为（设三极管饱和输出电压 VCES=0.2V）BSCCESCI/()/(50.)/10.6由于 IBIBS，三极管饱和， F1 输出低电平（0.2V） 。综上所述，三极管实现非门功能。整个电路是一个与非非结构，实现与运算。1FA图 27（b）所示电路中，当与非门输出高电平（3.6V ）时，三极管导通，导通后的三极管的 VBE 基
5、本上被钳制在 0.7V，把与非门输出电平也下拉到 0.7V，多余的高电平由逻辑门内部的输出电路负担，逻辑门输出电流过大。不仅造成逻辑门输出电平错误，而且容易损坏器件。所以，该电路结构是不正确的。图 27（c）所示电路是两个集电极开路与非门的输出信号采用“线与”连接的结构。该电路存在的问题是，缺少集电极开路门输出端必须的上拉电阻和上拉电源。所以，该电&A1B10KF50+5V1K&A2B10KF50+5V1K& ABC3F（a） （b） （c）图 273路不能实现 。3FABC24 试用 OC 与非门实现逻辑函数 ，假定不允许反变量输入。FACBD解 用 OC 与非门及其线与功能实现的逻辑函数形
6、式为“与非与” 。通过卡诺图化简求取最简“与非与”表达式时，应该圈 0，先写出最简或与式，然后变换成“与非与”形式。电路如图 28 所示。25 某组合逻辑电路如图 29（a）所示（1） 写出输出函数 F 的表达式；（2） 列出真值表；（3） 对应图 29（b）所示输入波形，画出输出信号 F 的波形；（4） 用图 29（c）所示与或非门实现函数 F（允许反变量输入） 。解 （1）图 29（a）中的两个三态门分时操作，当控制输入变量 E=0 时，三态与门工作，输出信号 ；当 E=1 时，三态非门工作，输出 。综合上述情况，FABFAB输出函数为 。E（2）输出函数 F 的真值表如表 24 所示。A
7、 ENENBE1&1F1ABEF&1（a） （b） （c）图 29F(AB)CD() A 最 简 或 与 式最 简 或 非 或 非 式最 简 与 或 非 式最 简 与 非 与 式& ABF+ECRLCD&CA图 284（3）输出信号的波形如图 210（a）所示。（4）用与或非门实现逻辑函数时，需要先将函数化简为最简与或非式，采用卡诺图圈 0 化简（a）中求得的函数 F，得到最简或与式为 ，经变换后得到FA(EB)最简与或非式为 ，用图 29（c）所示与或非门实现该表达式时，应正确AEB处理多余的逻辑门和多余的输入端，实现函数 F 的电路如图 210（b）所示。26 写出图 211 所示电路的输
8、出函数表达式，说明该电路的逻辑功能和每个输入变量和输出变量的含义。解 由逻辑门构成的组合逻辑电路的输出函数表达式容易求得，只要按照信号传输路径，从输入端写到输出端即可。 1010102103YEN(AXAX)该电路是一个带使能端的四选一数据选择器（MUX） ，使能端 低电平有效，选择EN输入端（地址输入端）是 A1A0，数据输入端是 X0X 3，Y 是数据输出端。当 时，1MUX 无效，输出信号 Y 总是 0；当 时，Y 输出 A1A0 选中的 Xi。&11 1&1AB FS SS 123 S0图 212图 211&1A1A0 111X1X0X3X2ENY表 24 真值表EAB F000 00
9、01 1010 0011 0100 1101 0110 0111 0ABEF& 1A111EB1EB00F（a） （b）图 210527 列表说明图 212 所示电路中，当 S3S2S1S0 作为控制信号时，F 与 A、B 的逻辑关系。解 首先写出函数 F 的表达式3210FSABSBA该电路是在 S3S2S1S0 控制下的函数发生器，在不同的 S3S2S1S0 取值下，F 是 A、B不同的逻辑函数，可以实现常量 0、1 输出；单变量输出（原变量或反变量形式） ；与、与非、或、或非、异或、同或等逻辑功能，具体逻辑功能如表 25 所示。函数发生器是计算机 CPU 的基本功能，是 CPU 中算术逻
10、辑单元（ALU）的重要组成部分。28 译码器 74154 构成的逻辑电路如图 213 所示，写出输出函数的最小项表达式。解 74154 是 4 线16 线全译码器，输出信号低电平有效。16 个译码输出变量是 4个编码输入变量的所有最大项 （i015） ，利用这个特点可以实现四变量的逻辑iYM函数。图 213 所示电路的输出函数 F 的表达式为019135910191359F(W,XZ)Y ()(M) mZXA图 213YZWXF&1AY741543AY8Y6212Y7Y2Y0Y913Y311Y5Y11510AY14YYYG0YY24A11G图 2140132YYYYAA10BADEC3102D
11、MUXDYDD75A4A6ADD2D0D1 BA CF(A,B,C)0132YYYYAA10BCDEC表 25S3S2S1S0 F S3S2S1S0 F0000 A 10000001 1001 0010 B1010 B0011 1 1011 A0100 AB 1100 00101 B 11010110 A1110 0111 1111629 图 214 图是由 2 线4 线译码器和 8 选 1 数据选择器构成的逻辑电路，各模块的输入输出端都是高电平有效，试写出输出函数表达式，并整理成m 形式。解 高电平有效的 2 线4 线译码器的输出变量是译码输入变量的所有最小项，从而电路中 MUX 的输入变量
12、为01234567DAB, , DAB, , DBC, , DBC, 8 选 1MUX 输出函数的一般表达式为7i0Fm本题中 F(,BC)BCABC A m(0,4567)A210 分别用与非门实现下列逻辑函数，允许反变量输入。（1） FABCD解 用两级与非门电路实现逻辑函数，是采用逻辑门实现组合逻辑电路最常用的方法。两级与非门电路结构和与非与非表达式形式相对应，而与非与非表达式可以由与或表达式经简单变换得到。本题应先将函数变换为与或式，然后填入卡诺图，在卡诺图上圈 1，求出最简与或式，再变换为最简与非与非式，最后画出与非门电路图，如图 215 所示。FABCDABCDBCDAB 00 0
13、1 11 100001 1 1 111 1 1 1 110FD 最 简 与 或 式最 简 与 非 式ABBC& & FBD &图 2157（2） F(A,BCD)m(2,46710)(,3581)解 经卡诺图化简（略） ，可以求出最简与或式，变换后可以得到最简与非与非式。 FABD我们同时画出最简与或电路图和最简与非电路图，如图 216 所示。比较两个电路图可以看出，最简与或电路和最简与非电路的输入信号和连接关系完全相同，只需要将与门和或门都替换为相应与非门即可。所以，采用卡诺图化简法求最简与非门电路时，只要求出最简与或式就可以直接画出与非门电路图，不用求出最简与非表达式。（3） F(A,BC
14、D)M(2,4610,5)(0,1392)解 经卡诺图圈 1 化简（略） ，求得最简与或式为 ，直接画出该式对应FACD的与非门电路如图 217 所示。（4） 12F(A,BCD)m(1,304,5)67ABBD& F&F 1&ABBD图 216ACAD& F图 217AD& FAB & FCAD&BAC &BD12图 2188解 多输出函数的化简要考虑共用逻辑门，卡诺图化简后的最简与或式为 1 2FACDB,FABDC 实现 F1 和 F2 的与非门电路如图 218 所示，两个函数共用了一个 3 输入与非门和一个 4 输入与非门。211 分别用与非门和或非门实现函数（允许反变量输入） 。F(
15、W,XYZ)m(0,127)(3,8910,25)解 通过卡诺图化简求出最简与或式和最简或与式，然后分别变换成最简与非与非式和最简或非或非式（概念清楚时可以省略该步骤） 。FF(XY)ZXZ 最后分别画出与非门电路和或非门电路，如图 219 所示。212 试用 3 输入与非门实现函数 ，允许反变量输入。FABDCB解 本题属于逻辑门输入端受限类型，应对表达式进行变换，使每个与非项的变量数在 3 个以内。经卡诺图化简验证，给定的函数表达式已经是最简与或式。为了进一步简化电路，注意到给定的函数表达式中，后三个乘积项都包括变量 B，利用这个特点进行变换，在多级电路的基础上，可以将所用逻辑门的个数减到
16、最少，电路如图 220 所示。XYZ & F 1XYXZF 1 1图 219B& F1AD&B& 1ADC图 220F(A,BCD)(CD) B 1BA9213 试用一片 2 输入四与非门芯片 7400 实现函数 ，不允FACB()许反变量输入。解 首先化简函数 F，求出最简与或式，然后按 2 输入与非门格式进行变换，电路如图 221 所示。 (A,BC) 12 最 简 与 或 式输 入 与 非 表 达 式214 改用最少的与非门实现图 222 所示电路的功能。解 首先，根据图 222 写出函数表达式，然后进行函数化简，求出最简与或式，并用与非门实现。在允许反变量输入的条件下，实现该函数只需要
17、两个 2 输入与非门，电路如图 223 所示。FABC 最 简 与 或 式最 简 与 非 式215 已知输入信号 A、B、C 、D 的波形如图 224 所示，试用最少的逻辑门（种类不限）设计产生输出 F 波形的组合电路，不允许反变量输入。解 本题自变量和函数的取值关系由波形图给出。首先应根据波形图列出函数 F 的真值表（若波形图上没有给出所有的自变量取值组合，则对于那些波形图上没有出现的自变量取值，相应的函数值为 ） ，如表 26 所示。本题的难点是要求用任意种类的逻辑门实现无反变量输入的最简电路，经过尝试，在最简或与式上做适当变换，可以用 2 个与门和 2 个或非门实现该电路，如图 225
18、所示。图 222AB 1FC111ABCABCDF图 224C& FAC &B1 &图 221& F&ACB图 22310F(A,BCD)()(ACD)(B 最 简 或 与 式消 除 其 中 的 反 变 量=216 不附加逻辑门、只用 1 片 74LS83 分别实现下列 BCD 码转换电路。（1） 余 3 码到 8421 码的转换。（2） 5421 码到 8421 码的转换。（3） 2421 码到 8421 码的转换。解 利用 4 位全加器芯片 7483 实现不同的 BCD 码相互转换的关键是要充分利用7483 的加法运算能力，注意从 BCD 编码转换表中梳理两种编码各码字之间的取值关系，确定
19、其中的运算关系，本题各种 BCD 编码对照表如表 27 所示。表 27十进制数 8421 码 5421 码 2421 码 余 3 码0 0000 0000 0000 00111 0001 0001 0001 01002 0010 0010 0010 01013 0011 0011 0011 01104 0100 0100 0100 01115 0101 1000 1011 10006 0110 1001 1100 10017 0111 1010 1101 10108 1000 1011 1110 10119 1001 1100 1111 1100（1）由表 27 可见，余 3 码8421 码(
20、3) 10（8421 码 (13)10） 模 16，即在 4 位二进制数的加减运算中，减(3) 10 等效于加(13) 10。表 26ABCD F ABCD F0000 0 1000 10001 1 1001 10010 1 1010 10011 1 1011 00100 0 1100 10101 1 1101 10110 0 1110 00111 0 1111 0AD&C& 1 1ADCBCF图 2251100ZYXWDCBA8421码5421码000 BAC141 BA 22 BA74LS83AS 2 S 0BC3S 1 S330& 1图 229设余 3 码为 ABCD，8421 码为 W
21、XYZ，则 WXYZ=ABCD+(1101)2。实现余 3 码到 8421 码转换的电路如图 226 所示。（2）设 5421 码为 ABCD，8421 码为 WXYZ。由表 27 可见，当待转换的 5421 码(4) 10 时，8421 码5421 码5421 码(0000) 2，注意到此时 5421 码最高位 A=0；当5421 码(5) 10 时，8421 码5421 码(3) 105421 码(13) 105421 码(1101) 2，注意到此时 5421 码最高位 A=1。所以，WXYZ=ABCD+AA0A。实现 5421 码到 8421 码转换的电路如图 227 所示。（3）设 2
22、421 码为 ABCD，8421 码为 WXYZ。由表 27 可见，当待转换的 2421 码(4) 10 时，8421 码2421 码2421 码(0000) 2，注意到此时 2421 码最高位 A=0；当2421 码(5) 10 时，8421 码2421 码(6) 105421 码(10) 105421 码(1010) 2，注意到此时 2421 码最高位 A=1。所以，WXYZ=ABCD+A0A0 。实现 2421 码到 8421 码转换的电路如图 228 所示。00ZYXWDCBA余 3码8421码000 BAC141 BA 22 BA74LS83AS 2 S 0BC3S 1 S331 1
23、 1 00ZYXWDCBA5421码8421码000 BAC141 BA 22 BA74LS83AS 2 S 0BC3S 1 S33图 226 图 22700ZYXWDCBA2421码8421码000 BAC141 BA 22 BA74LS83AS 2 S 0BC3S 1 S330图 22812217 用一片 4 位全加器 7483 和尽量少的逻辑门，分别实现下列 BCD 码转换电路。（1） 8421 码到 5421 码的转换。（2） 5421 码到余 3 码的转换。（3） 余 3 码到 5421 码的转换。解 （1）设 8421 码为 ABCD，5421 码为 WXYZ。由表 27 可见，当
24、待转换的8421 码(4) 10 时，5421 码8421 码8421 码(0000) 2；当 8421 码(5) 10 时，5421码8421 码(3) 108421 码(0011) 2。首先，应该设计一个判别输入 8421 码是否大于 4 的电路，以便确定是否需要加3，这就是一个四舍五入电路，设该电路的输入是 8421 码，用 ABCD 表示，输出是F，F=0 表示四舍，F=1 表示五入，对于 ABCD10101111 这六组非法取值，F=。采用卡诺图化简法，可以求出 F 的最简与或式为 F=A+BC+BD。当 F=0 时，编码转换电路应该加 0；当 F=1 时，编码转换电路应该加 3。观
25、察 0和 3 的二进制值，可以将加数统一表示为二进制数(00FF) 2。所以，WXYZ=ABCD+00FF。实现 8421 码到 5421 码转换的电路如图 229 所示。（2）设 5421 码为 ABCD，余 3 码为 WXYZ。由表 27 可见，当待转换的 5421码(4) 10 时，余 3 码5421 码(3) 105421 码(0011) 2；当 5421 码(5) 10 时，余 3码5421 码5421 码(0000) 2。由 5421 码编码表可以发现，这道题不必专门设计 5421 码是否大于 4 的判别电路，输入 5421 码的最高位 A 就可以作为加 0 还是加 3 的判别标志
26、。当 A=0 时，应该加 3；当 A=1 时，应该加 0。所以，加数应该统一表示为， 。实现 5421 码到余 3 码转换的电路如图 2302(0A)WXYZBCD所示。00ZYXWDCBA5421码余 3码000 BAC141 BA 22 BA74LS83AS 2 S 0BC3S 1 S33010ZYXWDCBA余 3码5421码000 BAC141 BA 22 BA74LS83AS 2 S 0BC3S 1 S3301图 230 图 23113（3）设余 3 码为 ABCD，5421 码为 WXYZ。由表 27 可见，当待转换的余 3 码(4) 10 时，5421 码余 3 码(3) 10余
27、 3 码(13) 10余 3 码(1101) 2；当余 3 码(5) 10时，5421 码余 3 码余 3 码(0000) 2。显然，输入余 3 码的最高位 A 就可以作为加 13 还是加 0 的判别标志。当 A=0 时，应该加 13；当 A=1 时，应该加 0。所以，加数可以统一表示为 ，2(A0)。实现余 3 码到 5421 码转换的电路如图 231 所示。WXYZ=ABCD+0218 试用 4 位全加器 7483 和 4 位比较器 7485 实现一位 8421BCD 码全加器。解 采用 4 位二进制数全加器芯片实现 8421BCD 码加法运算的关键是两者进位时刻不同，4 位二进制加法器逢
28、十六进一；而 8421BCD 码加法器则是逢十进一。采用 7483 进行 8421 码加法运算时，必须在和大于 9 时，进行加 6 校正。如何产生校正信号是设计难点，该问题在教材中有详细叙述。主教材例 26 采用逻辑门设计校正电路，本题则采用集成比较器 7485 完成同样功能。参见教材表 216，用7483 对两个 8421 码求和时，当 7483 的进位 C41，或 7483 的和输出 S3S2S1S0(9)10 时，应该对结果进行加 6 校正。本题用一片 4 位比较器 7485 判别 7483 的和输出是否大于(9)10，大于时执行加 6 校正。另外，7483 进位输出 C4=1 时也要执
29、行加 6 校正。完整电路如图 232 所示，7483（1）用于两个 8421 码相加，7485 和或门产生校正信号，7483（2）实现校正操作，需要校正时，加 6；不需要校正时，加 0。图 23214219 试用 4 位全加器 7483 实现一位余 3 BCD 码加法器，允许附加其它器件。解 先用一片 4 位二进制全加器（7483（1） ）将两个 1 位余 3 码当作两个 4 位二进制数相加，和如表 28 中的 C4S3S2S1S0 所示，该输出值与需要的余 3 码输出值（2 位余 3码：十位是 WXYZ，个位是 ABCD）之间的关系如表 2 8 所示。根据取值关系，可以得到如下表达式，用另一
30、片 4 位全加器（7483（2） ）和一个非门实现该数值转换，如图 233 所示。4432104321032104 3210W0,XC,Y,Z,ABCDSC S1,（ 时 时 ）表 28和N107483(1)输出C4S3S2S1S0十位输出WXYZ个位输出ABCD和N107483(1)输出C4S3S2S1S0十位输出WXYZ个位输出ABCD0 0 0 1 1 00 0 1 10 0 1 1 10 1 0 0 0 00 1 0 00 0 1 11 0 0 1 1 1 0 1 0 0 11 1 0 0 0 1 0 1 0 02 0 1 0 0 0 0 1 0 1 12 1 0 0 1 0 0 1
31、0 13 0 1 0 0 1 0 1 1 0 13 1 0 0 1 1 0 1 1 04 0 1 0 1 0 0 1 1 1 14 1 0 1 0 0 0 1 1 15 0 1 0 1 1 1 0 0 0 15 1 0 1 0 1 1 0 0 06 0 1 1 0 0 1 0 0 1 16 1 0 1 1 0 1 0 0 17 0 1 1 0 1 1 0 1 0 17 1 0 1 1 1 1 0 1 08 0 1 1 1 0 1 0 1 1 18 1 1 0 0 0 1 0 1 19 0 1 1 1 1 1 1 0 0图 23374837483100 0YXWZCBAD个 位十 位输 入 两
32、个 1位余 3码1N2N 输 出 一 个 2位余 3码1033BA C242BA11BA00BAC S1S3S2S0 033BA C242BA11BA00BACS1S3S2S0(1)(2)15220 设 A、B、C 为三个互不相等的四位二进制数，试用四位二进制数比较器7485 和二选一数据选择器设计一个逻辑电路，从 A、B、C 中选出最大的一个输出（用框图形式给出解答） 。解 解题思路是，用比较器比较两个数的大小，用比较结果作为数据选择器的选择信号，控制数据选择器选择较大的数据。先比较 A 和 B，根据比较结果，用 4 个 2 选 1 数据选择器从 A 和 B 中选择较大的一个输出（记作 MA
33、X(A,B)） ；将 MAX(A,B)再和 C 比较大小，并根据比较结果从中选择较大的数输出，该数就是 A、B 、C 中的最大值，记作 MAX(A,B,C)。电路框图如图 234所示。221 二进制码到循环码的转换（1）完成 3 位二进制码（B 2B1B0）转换为典型循环码（G 2G1G0）的真值表，如表29 所示。（2）推导 G2、G 1、G 0 的逻辑表达式。（3）用图 235 所示的 3 线-8 线译码器和 8 线-3 线编码器实现 3 位二进制码到循环码的转换，并加以文字说明（芯片输入输出都是高电平有效） 。表 29N10 二进制码 B2B1B0循环码G2G1G00 0 0 01 0
34、0 12 0 1 03 0 1 14 1 0 05 1 0 16 1 1 07 1 1 1 图 235 I25I0II6III417I340153726YYYYYYYY3 - 8AAA201 8 - 3BBB201GGG201YYY2017 4 8 5 -1AB A B4 2 1DDYS01AB441AB447 4 8 5 -2AB A B4 2 1DDYS01C441C4M A X (A ,B )4M A X (A ,B ,C )图 23416解 （1）3 位二进制码（ B2B1B0）转换为典型循环码（G 2G1G0）的真值表如表 2 10 所示。（2）由于题目没有要求函数表达式的形式，直接
35、由真值表写出最小项表达式即可，我们还进一步写出了反映这种编码转换运算特征的表达式形式。 210210210 0G(B,)m(4,567)B3,1,（3）3 位二进制码 输入 38 译码器后，译码器用输出高电平指示输入编码值，例如，当 时，译码210B器输出端 ，其它输出端都为 0；当 时，译码器输出端 ，其它输0Y1 5Y1出端都为 0。而 83 编码器的工作原理是，当输入端 时，编码器输出 k 对应的二进kI1制值。例如，当 ，其它输入端都为 0 时，输出编码是 。显然，应该将5I 20G译码器输出和编码器输入恰当地连接起来，根据编码转换真值表和编译码器功能，时，译码器 Y0 有效，查阅编码
36、转换表，此时应有 ，要求编码210B 1输入端 I0 有效，所以， 。又如， 时，译码器 Y5 有效，查阅表 2-10，I210B此时应有 ，要求编码输入端 I7 有效，所以， 。译码器输入和输出、210G7I编码器输入和输出的关系如表 211 所示。完整电路如图 236 所示。222 设有 A、B、C 三个输入信号通过排队逻辑电路分别由三路输出，在任意时刻，输出端只能输出其中的一个信号。如果同时有两个以上的输入信号时，输出选择的优先顺序是：首先 A，其次 B，最后 C。列出该排队电路的真值表，写出输出函数表达式。表 210B2B1B0 G2G1G00 0 0 0 0 00 0 1 0 0 1
37、0 1 0 0 1 10 1 1 0 1 01 0 0 1 1 01 0 1 1 1 11 1 0 1 0 11 1 1 1 0 0表 211B2B1B0 Y i G2G1G0 I k0 0 0 Y0 0 0 0 I00 0 1 Y1 0 0 1 I10 1 0 Y2 0 1 1 I30 1 1 Y3 0 1 0 I21 0 0 Y4 1 1 0 I61 0 1 Y5 1 1 1 I71 1 0 Y6 1 0 1 I51 1 1 Y7 1 0 0 I4编 码 器IIIIIIII40153726YYYYYYYY3 - 8AAA201译 码 器8 - 3BBB201GGG201YYY2014015
38、3726图 23617解 首先定义输入、输出变量：设三路输入信号 A、B、C 无信号时为 0，有信号时为 1；三路输出信号 F1、F 2、 F3 无输出时为 0，有输出时为 1。然后根据题目含义列出真值表，如表 212 所示。最后写出函数表达式：由真值表可以看出，函数关系十分简单，无需化简就可以直接写出输出函数的最简与或式： 123F=A, B, FC223 学校举办游艺会，规定男生持红票入场，女生持绿票入场，持黄票的人无论男女都可入场。如果一个人同时持有几种票，只要有符合条件的票就可以入场。试分别用与非门和或非门设计入场控制电路。解 定义变量：设 A 表示性别，取值 0 为男，1 为女；B
39、、C、D 分别表示黄票、红票和绿票，取值 0 表示无票，1 表示有票；输出变量 F0 表示不能入场，F=1 表示可以入场。列出真值表，如表 213 所示。卡诺图化简（略） ，求出函数 F 的最简与或式和或与式BACD ()() 最 简 与 或 式最 简 或 与 式分别用与非门和或非门实现的电路如图 237 所示，允许反变量输入。表 212ABC F1F2F30 0 0 0 0 00 0 1 0 0 10 1 0 0 1 00 1 1 0 1 01 0 0 1 0 01 0 1 1 0 01 1 0 1 0 01 1 1 1 0 0表 213ABCD F ABCD F0000 0 1000 00
40、001 0 1001 10010 1 1010 00011 1 1011 10100 1 1100 10101 1 1101 10110 1 1110 10111 1 1111 1ACAD& & FBF 1ACBADB 1 1图 23718224 一个走廊的两头和中间各有一个开关控制同一盏灯。无开关闭合时，电灯不亮；当电灯不亮时，任意拨动一个开关都使灯亮；当灯亮时，任意拨动一个开关都使灯熄灭。试用异或门实现该电灯控制电路。解 设三个开关为 A、B、C，取值为 0 表示“关” ，1 表示“开” ；电灯用 F 表示，0 为灭，1 为亮。又设三个开关都关闭时，灯不亮，即变量 ABC=000 时，F=
41、0。根据题意，真值表如表 214 所示。由真值表可以看出，当自变量取值中有奇数个 1 时，函数值为 1，所以函数表达式为 FABC电路如图 238 所示。注意，74 系列只有两输入异或门。225 设 A、B、C、D 分别代表四对话路，正常工作时最多只允许两对同时通话，并且 A 路和 B 路、C 路和 D 路、A 路和 D 路不允许同时通话。试用或非门设计一个逻辑电路（不允许反变量输入） ，用以指示不能正常工作的情况。解 设 A、B、C、D 取值为 1 表示通话，0 表示不通话；F=1 表示不能正常工作。真值表如表 215 所示。用卡诺图化简（略） ，求得的最简或与式为 。F(AC)D(B)或非
42、门电路如图 239 所示。表 215ABCD F ABCD F0000 0 1000 00001 0 1001 10010 0 1010 00011 1 1011 10100 0 1100 10101 0 1101 10110 0 1110 10111 1 1111 1表 2 14ABC F0 0 0 00 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1= 1FABC= 1图 238 1BDF 1 1 1ADAC图 23919226 用与非门为医院设计一个血型配对指示器，当供血和受血血型不符合表216 所列情况时，指示灯亮。解 首先需要确定输入、
43、输出变量：输入信号是供血方的血型和受血方的血型，供血方的血型有A、B 、 AB、O 四种，受血方的血型也是这四种，表示血型信息可以有不同的变量和变量取值的定义方法。这里我们采用编码方式表示血型信息：设供血方的血型用变量WX 的取值表示，受血方的血型用变量 YZ 的取值表示，血型编码为：O 型（00） 、A 型（01） 、B 型（10） 、AB 型（11） ，即当 WX=00 时，表示供血方的血型为 O 型；YZ=00 则表示受血方的血型为 O 型。输出信号是血型配对结果，用 F 表示，F=1 表示血型不符，指示灯亮（需要一个高电平驱动的指示灯） ；F=0 表示血型配对成功，指示灯不亮。根据上述
44、变量定义和表 216 中的血型配对，可以导出真值表如表 217 所示。采用卡诺图化简（圈 1）可以求出最简与或式： FWYXZ与最简与或式相应的与非门电路如图 240 所示（允许反变量输入） 。227 分别用 3 线8 线译码器 74138 和必要的逻辑门实现下列逻辑函数：（1） F(A,BC)m(0,67)（2） M15（3） , C（4） ()()B)解 74138 是输出低电平有效的 3 线8 线全译码器，8 个译码输出变量是 3 个编码输入变量的所有最大项。运用逻辑函数最大项表达式的概念，可以用一个 74138 和一个与门实现任意一个 3 变量的逻辑函数；由于最大项就是最小项的非，通过
45、对最小项表达式取表 216供血血型 受血血型A A,ABB B,ABAB ABO A,B,AB,O表 217WXYZ F 供受 WXYZ F 供受0000 0 OO 1000 1 BO0001 0 OA 1001 1 BA0010 0 O B 1010 0 BB0011 0 O AB 1011 0 BAB0100 1 AO 1100 1 AB O0101 0 AA 1101 1 AB A0110 1 A B 1110 1 ABB0111 0 A AB 1111 0 ABABWYXZ& F图 24020两次非，可以将最小项表达式写成“最小项之非”的与非形式，从而可以用一个 74138 和一个与非
46、门实现逻辑函数。（1） ，电路如图 241 所示。1245F(A,BC)m(0,367)M(,)Y对函数的最小项表达式进行变换，有，该表达式对036036036777(,)(,)m应的电路如图 242 所示。我们可以将上述两种实现方法归纳为：对于输出低电平有效的译码器，可以选取构成函数的最大项对应的输出端，外加一个与门实现；也可以选取构成函数的最小项对应的输出端（除最大项对应的输出端之外的另一组输出端） ，外加一个与非门实现。采用 74138 实现逻辑函数时，还要注意的是：74138 的使能输入端 ，12ABG0自变量 ABC 接 74138 的 A2A1A0。（2） 13570246F(A,
47、BC)M(,)Y m6这里只给出用 74138 加与门实现的电路，如图243 所示。（3）首先将函数变换成最小项表达式形式，有 ，用 74138 和567F(A,BC)(,)Y一个 3 输入与非门实现的电路如图 244 所示。40153726YYYYYGYY1GGY2 A2 B74138AAA201BAC010 & F图 24140153726YYYYYGYY1GGY2 A2 B74138AAA201BAC010 & F图 24240153726YYYYYGYY1GGY2 A2 B74138AAA201BAC010 & F图 24321（4）先将函数变换成最大项表达式的形式，有，用 74138 和一个 2 输入与门实现的电路如图020F(A,BC)M(,)mY245所示。228 试用输出高电平有效的 4 线16 线译码器和逻辑门分别实现下列函数：（1） W(A,BC)m(0,257)（2） XDM89,1（3） Y(,)(460,213,4)（4） Z)CD)解 输出高电平有效的译码器的输出变量是编码输入变量的最小项，通常可以采用外
