1、1实验 1 一位全加器设计【实验目的】1. 掌握数字电路的两种设计方法2. 掌握在 Cadence 中绘制原理图的方法3. 掌握芯片外围特性与实现硬件电路4. 掌握 Verilog HDL 设计电路的方法。【实验内容】1. 设计 1 位全加器2. 绘制 1 位全加器原理图3. 在面包板上实现 1 位全加器设计4. 用 Verilog HDL 行为描述法设计实现 1 位全加器并仿真【实验器件】1异或门电路 74HC86 一片，内含四个异或门，异或门的引脚封装图与内部原理如图 1-1所示。11 A21 B1 Y31 41 31 2V C C4 A4 B42 A52 B2 Y6G N D71 11
2、0984 Y3 A3 B3 Y图 1-1 异或门 74HC86 的内部原理图与芯片封装图2与门电路芯片 74HC08 一片，内含四个与门，与门的引脚封装图与内部原理如图 1-2 所示。11 A21 B1 Y31 41 31 2V C C4 A4 B42 A52 B2 Y6G N D71 11 0984 Y3 A3 B3 Y图 1-2 与门 74HC08 的内部原理图与芯片封装图23或门电路芯片 74HC32 一片，内含四个或门，或门的引脚封装图与内部原理如图 1-3 所示。11 A21 B1 Y31 41 31 2V C C4 A4 B42 A52 B2 Y6G N D71 11 0984 Y
3、3 A3 B3 Y图 1-3 或门 74HC32 的内部原理图与芯片封装图43 个 1k 的电阻和两个发光二极管，一个 8 路开关，5v 电源，面包板一块，导线若干条。【实验步骤】1设计 1 位全加器1）设 1 位全加器的输入为被加数为 A，加数 B，低位进位 Cin；输出为本位和 Sum，对高位的进位为 Cout。2）根据 1 位加法器的运算Cout ，Sum=A+B+Cin 列真值表如表吗-1 所示。表 1-1 1 位加法器真值表输入变量 输出变量A B Cin Sum Cout0 0 0 0 00 0 1 1 00 1 0 0 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 13）根据真值表列出逻辑表达式 CinBAinCinBA CinBAinABSum )()( )()(iot )(4）手动绘制该原理图，为电路加上开关控制数据输入，用发光二极管显示输出，电路图如图 1-4 所示。3图 1-4 1 位全加器原理图2.在实验板上连接实现该电路并分析电路元件构成3.在 protel 软件中绘制原理图1）绘制元件符号2）绘制原理图4. .在 protel 软件中绘制 pcb1）封装绘制2）pcb 绘制
