1、1北京邮电大学 20152016 学年第二学期数字电路与逻辑设计考试试题（A 卷）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。学生必须按照监考教师指定座位就坐。二、书本、参考资料、书包等与考试无关的东西一律放到考场指定位置。三、学生不得另行携带、使用稿纸，要遵守北京邮电大学考场规则 ，有考场违纪或作弊行为者，按相应规定严肃处理。四、学生必须将答题内容做在试卷上，草稿纸上一律无效。地方不够时做在背面，并在前面标明。考试课程数字电路与逻辑设计 考试时间2016/ 5/ 288:00-10:00题号 一 二 三 四 五 六 七 八 九 总分满分 30 8 10 10 10
2、6 6 10 10 100得分阅卷教师一、选择、填空、判断题（30 分，每空 1 分）1. 和 CMOS 相比，ECL 最突出的优势在于 D 。A. 可靠性高 B. 抗干扰能力强B. 功耗低 D. 速度快2. 三极管的饱和深度主要影响其开关参数中的 C 。A. 延迟时间 B. 上升时间 C. 存储时间 D. 下降时间 3. 用或非门组成的基本 RS 触发器的所谓“状态不确定 ”是发生在 R、S 上加入信号 D 。A. R=0, S=0 B. R=0, S=1C. R=1, S=0 D. R=1, S=14. 具有检测传输错误功能的编码是：C 。-装-订-线-班级： 学号： 班内序号： 姓名：2
3、A. 格雷码 B. 余 3 码 C. 奇偶校验码5. 运用逻辑代数的反演规则，求函数 的F=AB+(CD+EG)反函数 ：B 。A. B.A+BC+DE+G A+B(C+D)(E+G)C.A+B(C+D)(E+G)6. 下列叙述中错误的有：C 。A. 逻辑函数的标准积之和式具有唯一性。B. 逻辑函数的最简形式可能不唯一。C. 任意两不同的最小项之和恒等于 1。7. 函数 的最简或与式F=(A+B+C)(A+D)(C+D)(B+D+E)为：A 。A.F=(A+B+C)(A+D)(C+D)B.F=(A+B+C)(A+D)C.F=ABC+AD+CD8. 逻辑函数 ，判断当输入F(A,B,C,D)=(
4、1,3,4,5,6,8,9,12,14)变量 ABCD 分别从(1) 0110 1100，(2) 1111 1010 时是否存在功能冒险：B 。A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于 K3 的 M 序列发生器，反馈函数为 Q2Q 0，则产生M 序列：C 。A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于 D 触发器，正确的是：A 。A. B.CPQn1n CPD1nC.11. 集电极开路与非门(OC 门)的输出端可以直接相连实现线连3接逻辑
5、，这种线连接逻辑是：C 。A. 线或 B. 与非 C. 线与12. 各种 A/D 转换器电路类型中转换速度最快的是 A 。A. 并联比较型 B. 逐次渐进型C. 双积分型 D. 计数型13. 把串行输入的数据转换为并行输出的数据,可以使用 B 。A. 寄存器 B. 移位寄存器C. 计数器 D. 存储器14. 在进行状态编码时，优先级最高的相邻编码规则是 A 。A. 行相邻 B. 列相邻 C. 输出相邻15. 在数字系统中 8 位二进制数称为一个字节，若用一个字节对信息进行编码，最多可表示 A 种信息?A. 256 种 B. 8 种 C.128 种16. 卡诺图有两个特殊的方格，分别称为 0 重
6、心(全 0 格)和 1 重心( 全 1 格)，在卡诺图化简法中，包含 1 重心的圈对应的乘积项 B A仅包含反变量.B仅包含原变量.C既有反变量，又有原变量.17. 模数转换要经过采样、保持、量化、编码四个过程，说明保持电路的作用。C A. 意义不大，可以省略。B. 实现幅度数字化，用数字量近似表示模拟量。C. 保证在量化编码期间，输入信号幅度不变。18. 连续异或 2016 个 1 的结果是 0 。19. 八路数据分配器，其地址输入（选择控制）端有 3 个。20. 三态门的三种输出状态为高电平、低电平和高阻态。21. 有 K 个 D 触发器构成的扭环计数器，其有效的计数状态共2k 个；而由
7、k 个 D 触发器构成的环形计数器，其不使用的4状态为_2 k-k_个。22. 若用 8K8 位的 SRAM 芯片 MCM6264 组成 64K16 位的存储器系统，共需 16 片芯片。23. 有一个维持阻塞 D 触发器，当时钟脉冲上升沿到来时，为了保证可靠地接收数据 D，要求 D 必须比上升沿提前一段时间出现，这个时间称为 建立时间 ；时钟上升沿到来后，仍需 D 信号维持一段时间，这个时间称为 保持时间 。24. 一个 8 位 D/A 转换器的最小输出电压 VLSB=0.01V，当输入代码为 01001101 时，输出电压为 0.77V。25. 具有 n 位地址输入和 m 位数据输出的 EP
8、ROM 可以产生一组有 m 个输出的 n 变量逻辑函数。 （）26. 仅由逻辑门构成的电路一定是组合逻辑电路。 （X ）27. 异步计数器与同步计数器比较，异步计数器的主要优点之一是工作速度高。 （X）28. 主从 JK 触发器，当 CP=1 期间 JK 发生多次变化，则主触发器的输出会随之发生多次变化（X）二 （8 分）ECL 门多输出函数设计试用两个 ECL 门（或和或非输出端均为双输出）如图 2.1 所示，利用 ECL 门的线或功能，不加任何外置门电路，在图上通过连接实现四输出函数： , , ,1=2=3=4=E C L1E C L1图 2.15答案：E C L1E C L1AB 1F4
9、F32评分：某个输出正确给 2 分（其他方案酌情扣分）三 （10 分）异步时序电路的分析分析图 3.1 所示的异步计数器，按照图 3.1 的形式(1) 写出触发器的激励方程；(2) 写出触发器的状态方程；(3) 画出状态转移表和状态转移图；(4) 说明是几进制的计数器。1 JC 11 K1 JC 11 K1 JC 11 KC P0Q2QF F0F F1F F2&2图 3.1状态转移表2nQ10n12Q1n10n0 0 00 0 10 1 00 1 11 0 01 0 11 1 061 1 1100010111001101000110011状态转移图答案：根据电路，触发器的激励方程为：（2 分）
10、0212012,nnJKQ触发器的状态方程为：（2 分）1020201202()()nnnnnCPQ（ ）状态转移表（2 分）2n10n1nQ100 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 1 0 01 0 0 0 0 01 0 1 0 0 11 1 0 0 1 01 1 1 0 1 11 0 00 1 01 1 10 0 11 0 10 0 01 1 00 1 17状态转移图（2 分）该电路为五进制计数器。 （2 分）四(10 分）同步时序逻辑电路的设计用 D 触发器和门电路设计一个三位循环码计数器，其编码表及转换顺序如表 4.1 所示。1.根据状态转移表和
11、进位输出 Y 填写卡诺图；2.写出触发器的下一状态方程；3.写出激励方程；4.写出输出方程。 （可不画电路图）进位输出 Y计数顺序 2Q10Q计数器状态012345670 0 00 0 10 1 10 1 01 1 01 1 11 0 11 0 000000100表 4.121nQ010 0 0 1 1 1 1 010nQ1nQ12nQ01 0 0 0 1 1 1 1 0 010 0 0 1 1 1 1 0010 0 0 1 1 1 1 0Ynn n21Q21 21答案：根据表 4.1 可以画出电路下一状态和输出的卡诺图，如图解4.1（a） 。 （每图 1 分，共 4 分）利用卡诺图化简，得到
12、电路的状态方程和输出方程分别为8(4.1) 1201010221nnnnnQ(4.2) （3 分）=210(4.3) （3 分）012012nnnnDQ根据式（4.1）和式（4.3）画出的三位循环码计数器电路如图解 4.2 所示。21nQ010 0 0 1 1 1 1 010()ndQ1()ncQ12()nbQ01 0 0 0 1 1 1 1 0 010 0 0 1 1 1 1 0010 0 0 1 1 1 1 0()eY0 1 100 01 1011 011 0 01010101000 0 00 0 1 0n nn21Q21 21解 4.1& 1& 1& 1DCDC&0F2FFQQ1QC P
13、计数输入Y进位输出解 4.2五 （10 分）图 5.1 是用一片同步计数器 74LS169 和一片八选一数据选择器 74LS151 组成的序列信号发生器，请分析：（1）74LS169 组成的计数器的模值；（2）列出输出函数 F 的真值表；9（2）写出输出 F 所产生的序列信号（从计数器的预置值开始） 。表 5.1 74LS169 的功能表ENTPDU/LOACKDCBAQ1 1 保持原状态0 0 预置0 1 1 加计数0 0 1 减计数表 5.2 74LS151 的功能表使能输入 选择地址输入 数据输入 输出 2 1 0 7 0 1 0 10 0 0 0 7 0 0 D00 0 0 1 7 0
14、 1 D10 0 1 0 7 0 2 D20 0 1 1 7 0 3 D30 1 0 0 7 0 4 D40 1 0 1 7 0 5 D50 1 1 0 7 0 6 D60 1 1 1 7 0 7 D7AQBCD_U/LKO_R7 4 L S 1 6 9ENTPC“1 7 4 L S 1 5 10“ 2A10023D567“STYWF图 5.1 序列信号发生器逻辑图DCBAQF0 1 1 010解： 74LS169 连接为模 10 的计数器（3 分） 。计数器采用加计数且使用进位输出端进行同步预置。由于 74LS169 为同步预置，预置值为 0110，计数状态为0110，0111，1110，1
15、111。根据所使用计数状态列出表 5.2所示的输出序列 F 的真值表。表 5.2 输出函数的真值表（4 分）DCBAQ0110 10111 11000 01001 01010 01011 11100 01101 11110 11111 1输出的序列信号为 1100010111。 （3 分）六.（6 分）一般时序逻辑电路的设计在某种系统中，正常工作时要求连续 0 的数目为偶数，连续 1 的数目为奇数。用一个同步时序电路检测它的工作，工作不正常时输出为 1。示例如下：输入 X：00100011101100输出 Z：00000010001010试用 4 个状态描述该系统的工作,做出这个同步时序电路的
16、原始状态图。 （设：状态 A 为初始状态并表示收到偶数个 0；状态 B 为收到奇数个 0；状态 C 为收到偶数个 1；状态 D 为收到奇数个 1）12A BCD0 / 01 / 11 / 0答案：A BCD0 / 00 / 01 / 10 / 00 / 11 / 01 / 01 / 0七 （6 分）将下列表 7.1 的状态转移表用隐含表法进行化简（填写隐含表，并画出简化后的状态表） 。B / 0S0 1XABCC / 0状 态 转 移 表D / 0 E / 0F / 0 G / 0DEFGD / 0 E / 0F / 0 G / 0D / 1 E / 1F / 1 G / 1表 7.1BCDA
17、 B CEDE FFGB DC ED FE GX XXXX答案：隐含表 3 分，简化的状态表 3 分。13BCDA B CEDE FFGB DC EB FC GD FE GB DC EF DG EB FC GD FE GD FE GD FE GXXX XXXXX X Xa / 0S0 1Xabcb / 0状 态 转 移 表c / 0 d / 0a / 1 b / 1dc / 1 d / 1( A B D )( C E )( F )( G )八 （10 分）用中规模器件设计比较器在图 8.1 所示三位二进制译码器（此三八译码器是高电平输出有效，即输出 1 有效）和八选一数据选择器上，不使用外围元
18、件，通过适当连接，组成一个三位数码比较器，要求数码时输出 ，否则， ，标明各引脚的输入、210=210 =0 =1输出信号，并简述理由。译码器数据选择器6Y5470Y1235D670A120A12 1D2340YY14图 8.1答案：设计思路是当三位二进制的输入 等于八选一数据选择器的210地址端输入 （即 ）时，译码器输出的对应输入端将被210 210选择器选通输出。如此图，三八译码器是高电平输出有效，即输出 1 有效，如 时， 输出为 1，而其他输出为 0，,译210=101 5码器按位与数据选择器连接，则数据选择器的 的输出为最终的比较器输出 Y。如下图。译码器数据选择器6Y547012
19、35D670A120A12 1D2340YYab评分：输入信号连接正确：4 分（两个信号可互换）两器件间连接正确：4 分输出端选用正确：2 分九中规模时序电路设计(10 分)74LS169 是 4 位二进制可逆计数器，功能表见表 5.1 所示（第五题功能表） 。74LS169 的进位和借位输出为 ，当加计数状态为RCO1111 时，或减计数达到 0000 状态， 端输出宽度为一个时钟周期的负脉冲。图 9.1 为 74LS169 构成的计数器。要求：用两片74LS169 构成一个分频比为 30 的分频器，并要求分频器输出占空比为 1：2 的方波（占空比定义为正脉冲的持续时间与脉冲周期的比值） 。
20、不可以附加逻辑门，计数器采用加计数方式，用分频器的最高位输出方波。 AQBCD_/ULKOD_R7 4 L S 1 6 9ENTPAQBCD_/ULKOD_R7 4 L S 1 6 9ENTP2 图 9.1答案：15（1） 要求分频输出是方波，需要将两个计数器分别设置为模15 和模 2 计数。此时，高位计数的输出就是分频比为 30的方波。（2） 片 1 （DCBA）为 0001，片 2（DCBA）为 1110（两个预置值各 2 分，部分有错，酌情扣分）AQBCD_/ULKO_R7 4 L S 1 6 9ENTP“ 1 ” AQBCD_/ULKO_R7 4 L S 1 6 9ENTP“ 1 ”CP“ 1 ”“ 1 ” 2分频输出
