1、第10章 可编程逻辑器件及应用,10.1 概述 10.2 可编程阵列逻辑（PAL） 10.3 通用阵列逻辑（GAL） 10.4 PLD器件的应用开发简介,10.1 概述,可编程逻辑器件(PLD)是20世纪80年代发展起来的一种通用的可编程的数字逻辑电路。它是一种标准化、通用的数字电路器件，集门电路、触发器、多路选择开关、 三态门等器件和电路连线于一身。PLD使用起来灵活方便，可以根据逻辑要求设定输入与输出之间的关系，也就是说PLD是一种由用户配置某种逻辑功能的器件。 PLD在制造工艺上，采用过TTL、 CMOS、 ECL、静态RAM等技术，器件类型有PROM、 EPROM、PROM、PLA、P
2、AL、GAL、EPLD、CPLD、FPGA等。 作为一种理想的设计工具，PLD具有通用标准器件和半定制电路的许多优点，给数字系统设计者带来很多方便。,下一页,返回,10.1 概述,其优点如下： (1) 简化设计。 (2) 高性能。 (3) 可靠性高。 (4) 成本下降。 (5) 硬件加密。 10.1.1 PLD器件的基本结构 目前常用的可编程逻辑器件都是从与阵列和或阵列两类基本结构发展起来的，所以从结构上可分为两大类器件：PLD器件和FPGA器件。PLD通过修改内部电路的逻辑功能来编程，FPGA通过改变内部连线来编程。,上一页,下一页,返回,10.1 概述,PLD是一种可由用户编程的逻辑器件，
3、大多数标准的PLD器件是由两种逻辑门阵列（与阵列和或阵列）组成的。 PLD的每个输出都是输入“乘积和”的函数。PLD的基本结构框图如图10-1所示。 PLD的早期产品有PROM、PLA、PAL、GAL等 4 种结构。 10.1.2 PLD器件的分类及特点 1. PROM结构 PROM是由固定的“与”阵列和可编程的“或”阵列组成的，如图10-6所示。与阵列为全译码方式，当输入为I1In时，与阵列的输出为n个输入变量可能组合的全部最小项，即2n个最小项。或阵列是可编程的，如果PROM有m输出，则包含有m个可编程的或门，每个或门有2n个输入可供选用，由用户编程来选定。所以，在PROM的输出端，输出表
4、达式是最小项之和的标准与或式。,上一页,下一页,返回,10.1 概述,无论ROM、PROM、EPROM还是E2PROM，其功能是作“读”操作。所以ROM主要是作存储器。 2. PLA（Programmable Logic Array）结构 在ROM中，与阵列是全译码方式，其输出产生n个输入的全部最小项。对于大多数逻辑函数而言，并不需要使用输入变量的全部乘积项，有许多乘积项是没用的，尤其当函数包含较多的约束项时，许多乘积项是不可能出现的,这样,由于不能充分利用ROM的与阵列从而会造成硬件的浪费。 PLA是处理逻辑函数的一种更有效的方法，其结构与ROM类似，但它的与阵列是可编程的， 且不是全译码方
5、式而是部分译码方式，只产生函数所需要的乘积项。或阵列也是可编程的，它选择所需要的乘积项来完成或功能。 在PLA的输出端产生的逻辑函数是简化的与或表达式。图10-7为 PLA结构。 PLA规模比ROM小，工作速度快，当输出函数包含较多的公共项时，使用PLA更为节省硬件。,上一页,下一页,返回,10.1 概述,3. PAL(Programmable Array Logic)结构 PAL是在ROM和PLA基础上发展起来的，它同ROM和PLA一样都采用“阵列逻辑”技术。在阵列逻辑中，既要求有规则的阵列结构，又要求实现灵活多样的逻辑功能，同时还要求编程简单，易于实现。PAL是为适应这种要求而产生的。它比
6、PROM灵活，便于完成多种逻辑功能，同时又比PLA工艺简单，易于编程和实现。 PAL的基本结构由可编程的与阵列和固定的或阵列组成，如图10-8所示。这种结构形式为实现大部分逻辑函数提供了最有效的方法。PAL每一个输出包含的乘积项数目是由固定连接的或阵列提供的，一般函数包含3至4个乘积项，而PAL可提供7至8个乘积项的与或输出。该输出通过触发器送给输出缓冲器，同时也可以将状态反馈回与阵列。这种反馈功能使PAL器件具有记忆功能，既可以记忆先前的状态，又可以改变功能状态，因此PAL器件可以构成状态时序机，实现加、减计算及移位、分支操作等。,上一页,下一页,返回,10.1 概述,4. GAL(Gene
7、ric Array Logic)结构 GAL结构与PAL相同，由可编程的与阵列去驱动一个固定的或阵列，其差别在于输出结构不同。PAL的输出是一个有记忆功能的D触发器，而GAL器件的每一个输出端都有一个可组态的输出逻辑宏单元OLMC（OutputLogicacrocells）。由于输出具有可编程的逻辑宏单元，可以由用户定义所需的输出状态,因此GAL成为各种PLD器件的理想产品。GAL采用高速的电可擦除的E2CMOS工艺，具有速度快、功耗低、集成度高等特点。 目前，市场上供应较多的是GAL16V8、GAL20V8，GAL22V10。 上述4种结构的分类列于表10-1中。,上一页,返回,10.2 可
8、编程阵列逻辑（PAL）,PAL器件的与阵列是可编程的，而或阵列是不可编程的。用PAL实现逻辑函数时，每个输出是若干个与项的和，而与项的数目已由制造厂固定（4个、8个等）。在PAL产品中，一个输出的最多与项可达8个。 PAL备有多种输出结构，有专用输出、I/O输出、寄存器输出、异或输出和算术选通反馈输出等结构，它不仅可以构成组合逻辑电路，也可以构成时序逻辑电路。不同型号的芯片对应一种固定的输出结构，由生产厂家来决定。,下一页,返回,10.2 可编程阵列逻辑（PAL）,1. 专用输出结构 图10-9是专用输出结构的逻辑图。它是在基本门阵列的输出加上反相器得到的。基本门阵列的输出结构也属于专用输出结
9、构。 2. 异步I/O输出结构 图10-10是异步I/O输出结构的逻辑图。该图的或门实现7个与项的逻辑加，其输出为三态门G3。它受到与门G2输出（第一个与项）的控制。如果编程时使此与项常为0，即该与门的所有输入端都接通，则三态门处于高阻态，此时，I/O端可作为输入端，G4为输入缓冲器。相反，编程后G2与门的所有输入项都断开，三态门被选通，I/O只能作输出端，这时，缓冲器G4将输出反馈到输入。但是反馈回来的信号能否成为与门输入，还要视编程而定。,上一页,下一页,返回,10.2 可编程阵列逻辑（PAL）,3. 寄存器输出结构 图10-11是寄存器输出结构的逻辑图。它是在基本门阵列基础上加入D触发器
10、得到的。 在时钟CLK的上升沿，或门的输出存入D触发器，同时Q端通过OE控制的三态门G3输出。另外，通过缓冲器G2反馈至与门阵列。这样，PAL便成了具有记忆功能的时序网络，从而满足设计时序电路的需要。 4. 异或结构 图10-12是异或输出结构的逻辑图。它是把与项之和分成了两部分，经异或运算后，在时钟CLK的上升沿将异或结果存入D触发器，通过OE控制的三态门G6输出。这样处理后，它除了具有寄存器输出结构的特征外，还能实现时序逻辑电路的保持功能。,上一页,下一页,返回,10.2 可编程阵列逻辑（PAL）,5. 算术选通反馈结构 算术选通反馈结构是在异或结构基础上加入反馈选通电路得到的，如图10-
11、13所示。反馈选通电路可以对反馈项和输入项A实现 4 种逻辑加操作，反馈选通的 4 个或门输出分别为（A+Q）、（+Q）、（A+ ）、（ + ）。 这 4 种结果反馈到与门阵列之后，可获得更多的逻辑组合。 ,上一页,返回,10.3 通用阵列逻辑（GAL）,10.3.1 GAL的结构特点 通用阵列逻辑GAL是Lattice 公司于1985年首先推出的新型可编程逻辑器件。GAL是PAL的第二代产品，但它采用了ECMOS工艺，可编程的I/O结构，使之成为用户可以重复修改芯片的逻辑功能，在不到1钟时间内即可完成芯片的擦除及编程的逻辑器件，按门阵列的可编程结构，GAL可分成两大类：一类是与PAL基本结构
12、相似的普通型GAL器件,其与门阵列是可编程的，或门阵列是固定连接的，如GAL16V8；另一类是与FPLA器件相类似的新一代GAL 器件，其与门阵列及或门阵列都是可编程的，如GAL39V18。,下一页,返回,10.3 通用阵列逻辑（GAL）,1.GAL芯片的特点 （1）采用E2CMOS工艺，最大运行功耗45 mA,最大维持功耗35 mA，存取速度高达1525 ns。具有可重复擦除和编程的功能。 （2）具有输出逻辑宏单元（OLMC），可灵活设计各种复杂逻辑。 （3） GAL16V8可以模拟PAL器件，可代替21种PAL产品。 （4）具有高速编程、重新编程的功能。一个GAL芯片重新编程的次数大于10
13、0次。 （5） 具有加密单元，可防止复制；具有电子标签，可用作识别标志；可预置和加电复位全部寄存器，具有100%的功能可实验性。 数据保存期可超过20年。,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,2.GAL芯片(GAL16V8)结构GAL16V8是20个引脚的集成电路芯片，图10-14示出了它的芯片逻辑框图。它的内部电路结构主要由5部分组成： (1)16V8的29脚是输入端，每个输入端有一个输入缓冲器，因它的8个输出有时可用作反馈输入，因此输入端最多可有16个。 (2)有8个输出逻辑宏单元（OLMC）。 输出引脚为1219。OLMC包括“与”门、 “或”门、 “异或”门、 D触
14、发器，两个2选1、两个4选1多路选择器、输出缓冲器。,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,(3)它包括有32列64行的“与”阵列。 32列表示8个输入的原变量和反变量，以及8个输出反馈信号的原变量和反变量，相当于有32个输入变量。 64行表示8个输出的8个乘积项，相当于阵列有64个乘积项。 因此有2 048个可编程单元（码点）。 (4) 1脚为系统时钟CK。 (5) 11脚为输出三态公共控制端OE。 另外，10脚为公共地，20脚为直流电源VCC接直流+5 V）。,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,10.3.2 输出逻辑宏单元（OLMC）的结构与输出组态
15、 1. OLMC的结构 GAL器件输出端都是输出逻辑宏单元（OLMC）结构。如GAL16V8内部有8个OLMC。8个OLMC在相应的控制字的作用下，具有不同的电路结构这带来了GAL的灵活性和方便性。深刻理解OLMC的结构和原理是使用GAL器件设计数字系统的关键。下面简单讨论OLMC的结构。 OLMC的结构示于图10-15。OLMC中的或门G1完成或操作；异或门G2完成极性选择，同时还有一个D触发器和 4 个多路选择器。4 个多路选择器的功能如下所述。,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,1）积项选择多路选择器（PTMUX）每个OLMC都有来自与门阵列的8个乘积项输入，其中7
16、个直接作为或门的输入，最上面的乘积项作为PTMUX的一个输入， PTMUX在AC0，AC1(n)控制下，选择以地或者该乘积项作为或门的一个输入。 2）输出选择多路选择器（OMUX） 或门G1的输出送给异或门G2，由XOR（n）控制输出所需极性的信号。该输出一方面直接送给OMUX，作为逻辑运算的组合型输出结果；另一方面送入D触发器，Q的输出作为逻辑运算的寄存器结果也送入OMUX。OMUX在AC0，AC1（n）控制下，选择组合型或寄存器型作为OMUX输出。 3）输出允许控制多路选择器（TSMUX） OMUX的输出经过输出三态门G3后才是实际输出。三态门G3的控制信号是通过TSMUX来选择的。在C0
17、，AC1(n）控制下选择VCC、地、OE或者一个乘积项中的一个作为三态门G3的控制信号。 ,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,4）反馈多路选择器（FMUX） 该多路选择器在AC0，AC1（n）控制下，选择地、邻级OLMC的输出、本级OLMC的输出和D触发器的输出作为反馈信号，送回与与阵类作为输入信号。 由上述可见，OLMC在相应的控制下，具有不同的电路结构。因此，GAL器件提供了比目前的PAL器件更大的功能、更方便的应用。 2结构控制字寄存器 上述的AC0，AC1（n）、SYN等控制信号是由结构控制字来实现的。GAL16V8的结构控制字如图10-16所示。,上一页,下一页
18、,返回,10.3 通用阵列逻辑（GAL）,该控制字共82位。64位积项控制位PT0PT63，分别控制与阵列的64行，以屏蔽某些不用的积项；1位同步位SYN，确定GAL器件是寄存器输出或是纯组合型输出；1位结构控制位AC0，对于8个OLMC是公用的；8位结构控制位AC1（n），每个OLMC是单独的；8位极性控制位XOR（n），控制异或门的输出极性。XOR（n）为0时输出O(n)低电平有效，为1时输出高电平有效。对于GAL16V8， n=1219。 3. OLMC的五种输出组态 在结构控制字的作用下，GAL的输出逻辑宏单元可以有5种组态，即5种工作方式。只有深刻理解OLMC的5种工作方式，才能编制
19、出正确的源程序。正确的源程序经过GAL编译程序（例如ABEL软件）编译后，才能生成正确的控制字和JEDEC文件，才能使GAL的各OLMC置成符合要求的电路结构，从而才能完成设计任务。下面以GAL16V8为例说明5种工作方式。,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,1）专用组合输入方式。 SYN、AC0、AC1（n）=101时，相应单元的OLMC的电路结构为专用组合输入方式。该方式中，OLMC是组合逻辑电路。1、11脚和29脚一样，可作为普通的数据输入使用，共10个；输出三态门禁止工作使I/O端不能作为输出，只能借用邻级的反馈开关作组合电路的反馈输入使用。由于GAL16V8的1
20、5、16脚因无反馈开关而不能作反馈输入使用，即不是101方式，它们只能作组合输出的100方式。 （2）专用组合输出方式。 SYN、AC0、AC1（n）=100时，相应单元的OLMC的电路结构为专用组合输出方式。该方式中，OLMC是组合逻辑电路。1、11脚和29脚一样作为普通的数据输入使用；输出三态门控制信号接VCC，输出始终允许；相应的I/O只能作纯组合输出，不能作反馈输入使用，输出函数的或项最多8个。 ,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,从以上101和100两种方式可看出， 一个GAL芯片的8个OLMC，即（1219脚）可以都用作纯组合输出（皆为100方式），但8个OL
21、MC不可以都用作纯组合输入（皆为101方式），起码必须有15、16脚是作100方式输出端，也就是说，101方式必须和100方式并存时GAL芯片才有意义。 （3）带反馈的组合型输出方式。 SYN、AC0、AC1（n）=111时，相应单元的OLMC的电路结构为反馈组合输出方式。该方式中，1、11脚和29脚一样作为普通的数据输入端使用，输出三态门控制信号是第一个与项，故输出函数的或项最多7个；1318脚的I/O端既可输出，也可使用本单元的反馈开关作反馈输入使用；12、19脚因无反馈开关使用（分别被11脚、1脚占用）只能作输出而不能作反馈输入。 ,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）
22、,（4）时序逻辑中的组合输出方式。 SYN、AC0、AC1（n）=011时，相应单元的OLMC为时序逻辑中的组合输出方式。此方式下，引脚1和11分别为CK和OE输入信号; 12、19和1318脚既可输出，也可作反馈输入使用，输出函数的或项最多7个。但8个OLMC（1219脚）不允许全是组合电路，至少要有一个是时序型输出，即010方式。因此011方式用于既有组合电路又有时序电路的数字系统中。 （5）时序型输出方式。 SYN、AC0、AC1（n）=010时，被组态的OLMC的电路结构为时序型输出方式。该方式中，引脚1和11分别为CK和OE输入信号，8个OLMC可以都是时序型输出的010方式，每个I
23、/O端既可作输出也可利用本单元的反馈开关作反馈输入，输出函数的或项最多8个。010方式用于纯时序电路的设计。,上一页,下一页,返回,10.3 通用阵列逻辑（GAL）,以上分析的GAL芯片中OLMC的工作方式，是编译软件根据用户编写的源程序生成的，无须用户写入。 但用户若想正确地使用GAL芯片设计数字系统，必须在掌握上述知识基础上，才能编写正确的源程序，源程序通过编译后生成正确的熔丝图文件及代表设计要求的JEDEC文件，该JEDEC文件写入GAL芯片后，才能使GAL芯片各部分处于正确的工作状态，从而完成数字系统的设计。,上一页,返回,10.4 PLD器件的应用开发简介,PLD器件的开发主要由两部
24、分组成：一是硬件，包括编程器和PC机或工作站；二是开发软件。PLD开发软件的基本功能应包括编译、模拟、测试和验证等功能，多数的开发软件和硬件编程器都支持GAL器件的设计。目前较为常用的开发软件有FM（Fast Map）和ABEL高级语言软件。硬件可以是ALL07等编程器。有些PLD器件也可以使用硬件描述语言（VHDL）来编写源程序。 ABEL软件是一种功能很强的编译软件，适用于ROM、PAL、GAL和EPLD等器件的开发设计。它把用户提供的GAL描述文件（源程序）翻译成编程器所需的数据，即JEDEC 格式的文件。GA描述文件通常用.ABL作后缀，JEDEC文件用.JED作后缀。,下一页,返回,
25、10.4 PLD器件的应用开发简介,JEDEC是电子器件工程联合会（Joint Electronic Device Engineering Council）的简称, 它负责管理电子器件的工业标准。在PLD方面，它实际是该联合会批准的一种PLD数据交换格式，是PLD编译软件和编程器之间的一种标准格式。 编程器通常是由编程器和为其服务的编程软件组成的，编程器可以与PC机进行通信。 编程器主要有一个插槽用于插入待编程的EPROM、GAL等芯片，并有通信电缆接入PC机。编程软件辅助完成将.JED文件写入芯片的过程。 ABEL语言的编程方法，读者可参考相关的文献，在此不做过多的介绍。,上一页,返回,图10-1 PLD的基本结构框图,返回,图10-6 PROM结构,返回,图10-7 PLA结构,返回,图10-8 PAL结构,返回,表10-1 PLD的4种结构,返回,图10-9 专用输出结构图,返回,图10-10 异步I/O输出结构,返回,图10-11 寄存器输出结构,返回,图10-12 异或输出结构,返回,图10-13 算术选通反馈结构,返回,图10-14 GAL16V8逻辑图,返回,图10-15 OLMC的结构,返回,图10-16 结构控制字,返回,
