1、1摘 要交流调压电路广泛应用于灯光控制及异步电机软启动，也用于异步电机调速。在供用电系统中，这种电路还用于对无功功率的连续调节。随着 EDA 技术的发展，许多电子产品的设计都采用了 FPGA 器件。在 FPGA 的设计中，由于VHDL 语言具有很好的行为描述和系统描述性能、语言易读特征、层次化设计等优点而得到了广泛的应用。论文详细分析了晶闸管三相三线制调压电路的工作原理，给出了晶闸管的导通顺序和触发脉冲的规则。以实验室 EDA/SOPC 为实验开发平台，以 FPGA 芯片 EP2C5Q208C8 作为控制核心，设计了脉冲产生各个功能模块，得到了两种方案的顶层设计仿真模块电路，并对其进行了仿真验
2、证。论文还设计了稳压电源、同步信号提取电路、输入输出隔离电路，搭建了单相半波实验验证电路，获得了不同触发角的脉冲波形和输出电压波形。仿真和实验结果表明了设计的合理性和正确性，所设计的电路能够实现连续调压的功能。关键词：FPGA， VHDL， 晶 闸 管 ， 触 发 角2AbstractAc voltage regulation circuit are widely used in lighting control and asynchronous motor soft start, also used for asynchronous motor speed. In the power sup
3、ply system, this circuit is also used in on reactive power continuous adjustment. With the development of the technology of EDA, many electronic product design are adopted FPGA device. In the design of the FPGA, because VHDL language has the very good behavior description and system performance, eas
4、y to read description language characteristics, the hierarchical design of advantage and a wide range of applications.Based on FPGA design EP2C5Q208C8 chip as control chip, taking three-phase synchronous extraction signal to trigger the benchmark, by changing the thyristor trigger to exchange the pr
5、essure Angle of purpose. The experimental results show that using the FPGA chip control thyristor conduction, which is easy to carry out, circuit structure compact, high control accuracy and strong anti-interference ability, etc.KEY WORDS：FPGA， VHDL， thyristor， triggering Angle3目录第 1 章 前 言 31.1 三相调压
6、器仿真电路设计的意义 31.2 系统的原理及功能 3第 2 章 EDASOPC 实验开发平台的介绍 .4第 3 章 FPGA 的介绍 5第 4 章 三相交流调压电路的触发原理 .64.1 晶闸管的工作原理 74.2 晶闸管对触发电路的基本要求 74.3 三相无中线调压电路的工作原理 7第 5 章 三相同步信号的提取 .85.1 同步信号的初步提取 85.1.1 电压比较器的选取 .85.1.2 直流稳压电源的设计 .85.2 输出隔离的设计 95.3 同步提取电路的设计 9第 6 章 触发脉冲的 FPGA 设计 .106.1 脉冲产生模块的设计 .106.1.1 移相控制脉冲的选取 106.1
7、.2 单脉冲产生模块 106.2 脉冲扩展模块的设计 .146.3 脉冲分配模块的设计 .156.4 脉冲调制模块的设计 .156.5 时钟分频模块的设计 .156.6 系统总体的设计 .164第 7 章 实验结果及验证 20致 谢 22参考文献 .2351 前 言1.1 三相调压器仿真电路设计的意义交流调压电路广泛运用于工业加热、灯光控制（如调光台灯和舞台灯光的控制） 、异步电机调速及软启动、电解电镀的交流侧调压。在供用电系统中，这种电路还用于对无功功率的连续调节。此外，在高电压小电流或低电压大电流的直流电源中，也常采用交流调压电路在变压器一次侧调压，而变压器二次侧用二极管整流。这样的电路体
8、积小，成本低，易于制造。微电子技术与电力电子技术的结合，信息电子技术已经融入电力电子技术领域形成一个整体，计算机控制技术已经在电力电子技术中生根、开花、结果。现在电力电子装置的控制不仅依赖硬件电路，而且可以利用软件编程，既方便又灵活，使各种新颖、复杂的控制策略和方案得以实现。在交流调压电路中，触发控制电路是核心。触发电路的稳定性、可靠性直接关系到整个变换性能的好坏。传统的晶闸管触发电路是以分立元件构成的模拟触发器为主。由于元件参数的分散性和零点漂移等因素，触发脉冲的对称性较差。采用 Altera 公司高性能 FPGA 芯片 EP2C5Q208C8，本文设计了三相无中线调压电路的晶闸管触发控制电
9、路。在 QUARTUS 软件的支持下，采用文本输入和原理图相结合的方式有效地利用了 FPGA 芯片的资源，在占用很少资源的情况下实现了输出脉冲对称性、响应快、精度高、稳定性好、易调试的触发控制电路，克服了传统电路对称性差的缺点，具有明显的优势。1.2 系统的原理及功能系统要实现的功能是输出六路同步双窄脉冲列，以此来控制晶闸管的导通，从而实现晶闸管电路的输出调压控制。基于 FPGA 的三相调压电路的总体原理框图如图 1-1 所示。6三相电压图 1-1 基于 FPGA 的三相调压电路总体框图在系统的总体框图中，FPGA 控制电路是核心，也是设计实现的重点。同步提取电路是实现精准触发的前提，也是移相
10、控制的保证。光耦隔离电路是要实现模拟与数字的隔离，用于保护 FPGA 芯片。时钟模块为 EDA 实验箱提供的高精度数字时钟。系统设计的原理是利用 FPGA 芯片的可编程性，实现晶闸管的精准触发，电路结构简单，易于操作。变压器同步提取电路光耦隔离电路FPGA 控制电路晶闸管 负载隔离驱动电路时钟72 EDASOPC 实验开发平台介绍SOPC-NIOS EDA/SOPC实验开发系统是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，是电子设计和电子项目开发的理想工具。整个开发系统由核心板、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。EP2C5核
11、心板为基于Altera CycloneII器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源：1主芯片采用Altera CycloneII器件EP2C5Q208C8；2EPCS1I8配置芯片；3标准AS编程接口和JTAG调试接口；450MHz高精度时钟源；5三个高密度扩展接口；6系统上电复位电路；7支持+5V直接输入，板上电源管理模块。图2-1为核心板EP2C5模块组成图。8图2-1 核心板EP2C5模块组成图EDA/SOPC 实验开发平台提供了丰富的资源供学生或开发人员学习使用，资源包括接口通信、控制、存储、数据转换以及人机交互显示等几大模块，接口通信模块包括 SPI
12、 接口、IIC 接口、VGA 接口、RS232 接口、网络接口、USB 接口、PS2 键盘/鼠标接口、1Wire 接口等；控制模块包括直流电机、步进电机和交通灯的控制模块等；存储模块包括 EEPROM 存储器模块等；数据转换模块包括串行 ADC、 DAC、高速并行 ADC、DAC 以及音频 CODE 等；人机交互显示模块包括 8 个按键、12 个拨动开关、12 个 LED 发光二极管显示、44 键盘阵列、128240 图形点阵 LCD、8 位动态 7 段码管、1616 点阵、实时时钟等；另外平台上还提供了一个简易模拟信号源和多路时钟模块。Altera 公司的 QuartusII 软件提供了可编
13、程片上系统（SOPC）设计的一个综合开发环境，是进行 SOPC 设计的基础。QuartusII 集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件（PLD）设计，综合，布局和布线，验证与仿真。QuartusII 设计软件根据设计者需要提供了一个完整的多平台开发环境，它包含整个 FPGA 和 CPLD 设计阶段的解决方案。图 2-2 说明了 QuartusII 软件的开发流程。9图 2-2 QuartusII 软件的开发流程此外，QuartusII 软件允许用户在设计流程的每个阶段使用 QuartusII 图形用户界面、EDA 工具界面或命令行界面。在整个设计流程中可以使用这些界面
14、中的一个，也可以在不同的设计阶段使用不同的界面。QuartusII 软件支持 VHDL 和 Verilog 硬件描述语言（HDL）的设计输入、基于图形的设计输入方式以及集成系统设计工具。QuartusII 软件可以将设计、综合、布局和布线以及系统的验证全部整合到一个无缝的环境之中。其中还包括第三方 EDA 工具的接口如 MATLAB 等。103 FPGA 介绍现场可编程门阵列 FPGA 芯片是 Xilinx 公司于 1985 年首家推出的，它是一种新型的高密度 PLD，采用 CMOS-SRAM 工艺制作。FPGA 的结构与门阵列 PLD 不同，其内部由许多可编程逻辑模块组成，逻辑块之间可以灵活
15、的互相连接。FPGA 结构一般分为三个部分：可编程逻辑块、可编程 I/O 模块和可编程内部连线。配置数据放在片内的 SRAM 或者熔丝图上，基于 SRAM 的 FPGA 器件工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的 EPROM 或者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场可编程。EDA 技术发展大致分为 CAD、CAE 和 EDA 阶段。主要特征有：（1） 、高层综合的理论与方法取得较大进展，将 EDA 设计层次由 RTL 级提高到了系统级，分为逻辑综合和测试综合；（2） 、采用硬件描述语言来描述 10 万门以上的设计，并形成了 VHDL 和V
16、erilog HDL 两种标准硬件描述语言；（3） 、采用平面规划技术对逻辑综合和物理版图设计进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设计信息的影响；（4） 、可测性综合设计；（5） 、为带有嵌入 IP 模块的 ASIC 设计提供软硬件协同系统设计工具；（6） 、建立并设计工程 CE 框架结构的集成化设计环境，以适应当今 ASIC的一些特点。EDA 自上而下的设计方法的主要特点有：电路设计更趋合理；采用系统早期仿真；降低了硬件电路设计的难度；主要设计文件是用 HDL 语言编写的源程序。利用 HDL 语言的系统硬件电路的自上而下设计一般分为三个层次。第一层11次为行为描述，它是对整个
17、系统的数学模型的描述；第二层是寄存器传输方式描述，又称数据流描述；第三层是逻辑综合。用 VHDL 语言开发可编程逻辑电路的完整流程为：(1) 文本编辑。用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。通常 VHDL 文件保存为.vhd 文件，Verilog HDL 文件保存为.v 文件。(2) 功能仿真。将文件调入 HDL 仿真软件环境进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成以后，才能进行时序仿真） 。(3) 逻辑综合。将源文件调入逻辑综合软件进行综合，即把语言综合成最简单的布尔表达式。逻辑综合软件会生成.edf(EDIF)的 E
18、DA 工业标准文件。(4) 布线布局。将.edf 文件调入 FPGA 厂商提供的软件中进行布线，即把设计好的逻辑安放到 CPLD/FPGA 中。(5) 时序仿真。需要利用布局布线中获得的精确参数，用仿真软件验证电路的时序(也叫后仿真)。在 FPGA 的整个设计流程中，电路的设计、编译和仿真过程结束后，就需要对器件进行编程或配置，最后整个工程进行调试，以实现功能验证和完成最终设计。在设计中，配置方式选择 JTAG 模式。124 三相交流调压电路的触发原理三相调压电路根据三相连接形式的不同，可以有多种形式，通常有三相四线星式连接、三相三线式连接、三角形连接。本设计主要分析阻性负载的三相三线星形连接
19、的调压电路，如图 4-1 所示。图 4-1 带阻性负载的三相三线调压电路4.1 晶闸管的工作原理晶闸管也称可控硅，属于半控型器件，在工业上广泛用于大功率变换和控制。在其导通时，主电流由阳极流向阴极。晶闸管的门极触发电流是从门极流入晶闸管，从阴极流出。在门极触发电流为零时，如果在器件两端加正向电压，RABCVT1365213则晶闸管处于正向阻断状态，只有很小的正向漏电流通过。如果正向电压超过临界极限即正向转折电压，则漏电流急剧增大，器件开通。随着门极电流幅值的增大，正向转折电压降低。导通后的晶闸管特性和二极管的正向特性相似。导通期间，如果门极电流为零，并且阳极电流降至接近与零的某一数值以下，则晶
20、闸管又回到正向阻断状态。当晶闸管上施加反向电压时，其伏安特性类似于二极管的反向特性。 使晶闸管导通的情况也有其他几种：阳极电压升高到相当高的数值造成雪崩效应；阳极电压上升率过高；结温较高；光触发。除了光触发可以保证主电路与控制电路之间的良好绝缘而应用与高电压设备之外，其他都因不好控制而难以应用于实践。只有门极触发是最精确、迅速而且可靠的控制手段。晶闸管受到触发后，阳极电流的增长不会瞬间完成，还要经过导通时间后才能完成触发导通。在晶闸管关断过程中，反向恢复过程结束后，晶闸管要恢复其对正向电压的阻断能力还需要一段时间。如果在正向阻断恢复时间内对晶闸管施加正向电压，晶闸管会重新正向导通。晶闸管的主要
21、参数有：额定电压、额定电流、通态平均电压、维持电流、擎住电流、断态电压临界上升率、通态电流临界上升率、门极触发电压和门极触发电流、恒定结温等。在实际中选择晶闸管的额定电压时，通常是原件在实际工作电路中可能承受到的最大峰值电压的 23 倍。4.2 晶闸管对触发电路的基本要求控制晶闸管导通的电路称为触发电路。为了减少门极损耗，确保触发时刻的准确性，触发信号常采用脉冲形式。晶闸管对触发电路的基本要求有：（1） 、触发信号要有足够的功率；（2） 、触发脉冲必须与主回路电源电压保持同步；（3） 、触发脉冲要有一定的宽度，前沿要陡；（4） 、触发脉冲的移相范围应能满足主电路的要求；14（5） 、有良好的抗
22、干扰性能、温度稳定性及主电路的电气隔离。4.3 三相无中线调压电路的工作原理如图 4-1 所示，在任一相导通时必须和另一相构成回路，因此和三相全桥相控整流电路一样，电流流通路径中有两个晶闸管，所以应采取双脉冲或宽脉冲。三相的触发脉冲应依次相差 120，同一相的两个反并联晶闸管触发脉冲应相差 180。因此，和三相桥式全控整流电路一样，触发脉冲的顺序也是VT1VT6，依次相差 60。如果把晶闸管换成二极管后可以看出，相电流和相电压同相位，且相电压过零时二极管导通。因此把相电压过零点定为控制角 a 的起点。三相三线电路中，两相间导通时是靠线电压导通的，而线电压超前相电压 30，因此 a 角的移相范围
23、是 0150。在任意时刻，晶闸管的工作情况如下：可能是三相中各有一个晶闸管导通，这时负载相电压就是电源的相电压；也可能是两相中各有一个晶闸管导通，另一相不导通，这时导通相的负载相电压电源线电压的一半。根据任一时刻导通晶闸管的个数以及半个周期波内电流是否连续可将 0150的移相范围分为如下三段：（1） 在 060范围内，电路处于三个晶闸管导通和两个晶闸管导通的交替状态，每个晶闸管导通的角度是 180- a。但 a=0 时是一种特殊状况，一直是三个晶闸管导通。（2） 在 6090范围内，任一时刻都是两个晶闸管导通，每个晶闸管的导通角为 120。（3） 在 90150范围内，电路处于两个晶闸管导通和
24、无晶闸管导通的交替状态，每个晶闸管导通的角度为 300-2a，而且这个导通角度被分割为不连续的两部分，在半波内形成两个断续的波头，各占 150-a。15综上所述，在设计相控三相调压电路的触发脉冲时，只要遵循晶闸管的导通顺序以及所加补脉冲的规则，就可以设计出合格的触发控制脉冲。5 三相同步信号的提取由第四章知道，要使三相交流调压电路按顺序触发，就必须提取三相同步信号。同步信号是触发电路实现精准触发的前提，也是实现数字化触发的保证。5.1 同步信号的初步提取要实现三相同步信号的初步提取，首先要从电源侧经过三相变压器得到三相相电压信号，然后将相电压信号经过分压和限流处理接入电压比较器，从而可以提取出
25、三相同步信号。提取出的同步信号为三相同步方波，幅度值为12V。5.1.1 电压比较器的选取本设计选取的电压比较器的型号为 LM311，可以实现输入电压的过零比较。LM311 的内部结构原理图如图 5-1 所示。16图 5-1 芯片 LM311 的内部结构原理图在设计中，LM311 芯片的平衡/选能端口悬空，VCC 接+12V 电源，VEE 接-12V 电源。5.1.2 直流稳压电源的设计要得到过零比较电路，还必须要有输出为12V 的直流稳压电源，图 5-2为本设计所需的直流稳压电源的电路原理图。图 5-2 输出为12V 的稳压电源通常情况下，直流稳压电源包括四部分，它们分别为电源变压器，整流电
26、路，滤波电路，稳压电路。在电源变压器部分，采用的是输出为 15V/8W 的三抽头变压器。整流电路为桥式全波整流，所选用的整流二极管的型号为 IN4007，其反向耐压值大于 15V。2滤波电路为两个 1000uF 的电容，它们的耐压值为 50V。两个 1000uF 电容的作用是将整流电路输出的单向脉动直流电压进行滤波处理，滤除或抑制其中17的交流成分，使其变得平滑便于后续处理。稳压电路由两个三端稳压器和电容组成。三端稳压器的型号为 LM7812 和LM7912，输出分别为+12V 和-12V。接在稳压器两端的电容为 0.1uF 的瓷片电容和 100uF 的电解电容。其中，接在稳压器前端的 C5、
27、C6 的作用是消除输入端的电感效应，防止自激震荡，同时可抑制高频信号的干扰。接在稳压器后端的C7、C8 可改善负载端的瞬态响应，同时也可抑制高频信号的干扰。100uF 的电容用于减少低频信号的干扰。5.2 输出隔离的设计同步信号的提取完成后，要输入到 FPGA 芯片，此时不能直接输入，还必须要经过电压隔离电路，将数字端与模拟端隔离开。设计采取光耦隔离，所用芯片型号为 TLP521。图 5-3 即为光耦的内部电路原理图。图 5-3 光耦 TLP521由于光耦是以光为介质来传输电信号器件，它的输入端为红外线发光二极管，输出端为光敏半导体管，所以可以很好地实现电压隔离。5.3 同步提取电路的设计经过
28、降压处理的三相相电压信号，通过电压比较器进行过零比较，就可以得到三相同步方波，再进过光耦的电压隔离，就可以输入到 FPGA 芯片了。同步提取电路原理图如图 5-4 所示。18图 5-4 同步提取电路原理图以 A 相为例，降压处理后的相电压信号，首先要经过电阻分压，然后才能输入到电压比较器，这样可以使输入电压的幅值限制在12V 之间，以便电压比较器的正常工作。在电压比较器的输入端口，加入限幅措施，避免其进入深度饱和区。由于 LM311 的集电极开路，所以要接上拉电阻，设计采用 4.7K 的上拉电阻。电压比较器输出的12V 的同步方波给了光耦的输入信号，光耦的输出信号幅值在 3.3V 左右，可以直
29、接加入 FPGA 芯片。同时，光耦的输出端与输入端信号反相，所以在接入 FPGA 后，还必须经过一个非门。上述电路为 A 相电源的正负过零信号 A+和 A-，同理一共可得到三相电源的六路同步信号。196 触发脉冲的 FPGA 设计由第四章知，可控硅触发脉冲的顺序为 VT1VT6，而且依次相隔 60。触发所需要的脉冲一般为宽脉冲或者双窄脉冲，设计采用双窄脉冲，脉冲间隔60，脉冲宽度取工频电角度 18。整个系统需要五大模块，系统原理框图如图6-1 所示。系统时钟同步信号 输出 移相控制信号 图 6-1 系统原理框图6.1 脉冲产生模块的设计6.1.1 移相控制脉冲的选取脉冲产生模块脉冲分配模块脉冲
30、扩展模块脉冲调制模块时钟分频模块20在 FPGA 中，脉冲列的移相控制需要外加一个频率连续可调的脉冲信号，一般情况下采用 V/F 转换器，即用电压控制方波频率的变化。在设计中，采用EDA 实验平台中频率和幅度均可调节的方波信号，其频率变化范围为 5KHz5Hz,幅度变化范围为 3.3V0V。在实际运用中，将脉冲方波的幅度调到最大，再用FPGA 扩展接口的 5V 电压进行电压放大，就可以加到 FPGA 芯片中。6.1.2 单脉冲产生模块单脉冲产生的实现可以有两种方案，具体如下；方案一 方案一的系统原理框图如图 6-2 所示。 ff qcnt clka qcnt:=0 count=1 din:=q
31、cnt+1 clk count=din co 输出 图 6-2 方案一的系统原理框图在方案一的系统原理框图中，ff 为移相控制信号，clka 为同步提取信号，clk 为 FPGA 系统时钟经过二十分频得来，为 5KHz。在这里，以 A 相电源的正过零同步信号 clka 为例。方案一的移相原理是：通过移相控制电路给输出脉冲计数器一个计数长度，该计数长度就是对应的移相角。ff 的频率越高，计数长度就越长，移相角就越移相加法计数器 qcnt 输出脉冲计数器 count 21大；ff 的频率越低，计数长度就越短，移相角就越小。方案一的实现方法是：在同步信号 clka 为高电平，时钟 clk 的第一个上
32、升沿到来时，将移位脉冲数 din 置入输出脉冲计数器 count。移位脉冲数 din 的获取是在 clka 为低电平时，以 ff 为计数脉冲的计数器计数而得到。当输出脉冲计数器 count 计到 din 时，输出一个时钟周期（clk)的脉冲。具体实现步骤如下：当 clka 为低电平时，以 ff 的上升沿为计数脉冲，移相加法计数器 qcnt 开始计数。其最大计数长度为 50。当 clka 为高电平时，停止计数，计数器 qcnt保持。当 clka 为高电平时，以时钟 clk 的上升沿为计数脉冲，输出脉冲计数器开始计数。当计数器 count 的计数值为 1 时，把 qcnt+1 的值给 din,同时
33、将计数器 qcnt 清零。当 count 的计数值计到 din 时，co 输出一个 clk 周期的脉冲。当 clka 为低电平时，计数器 count 清零，同时，在 ff 的上升沿到来后，计数器 qcnt 以 ff 为计数脉冲开始从零开始计数。在 FPGA 设计中，方案一产生的子模块如图 6-3 所示。图 6-3 方案一的子模块该子模块所建的工程名为 jskzq,它输入端为 ff、clka、clk,输出端为co，数据类型均为位。clk 选取的是 5KHz，所以输出脉冲的长度为 0.2Ms。图226-4、图 6-5、图 6-6 为触发角为 0、30、60 的时序仿真结果；图 6-4 触发角为 0
34、 的时序结果图 6-5 触发角为 30 的时序结果23图 6-6 触发角度为 60 的时序结果 从时序仿真图可以看出，随着移相控制信号 ff 的频率增大，在 clka 为高电平时，co 输出与同步信号 clka 上升沿的时间差也随之增大，这样就实现了输出的移相控制。方案二方案二的系统原理框图如 6-7 所示。clka en T=1 cr ff 输出 co 图 6-7 方案二的系统原理框图在方案二的系统原理框图中，clka 为同步信号，T 加高电平（T=1),ff为移相控制信号。en 为移相加法计数器的使能控制端，高电平有效；cr 为 T 触发器的清零端，高电平有效。同样以 A 相电源的正过零同
35、步信号 clka 为例。方案二的移相原理是:在设定的计数长度内,移相控制信号 ff 的频率越高,则计数时间就越短，移相角就越小；反之，ff 的频率越小，则计数时间就越长，T 触发器 移相加法计数器 qcnt 24移相角就越大。方案二的实现方法是: 将移相加法计数器的计数长度设为 50，在 clka 的下降沿到来后，计数器以 ff 的上升沿为计数脉冲开始计数。计数器计到 50 时，输出一个脉冲，同时计数器清零。由于 ff 的最高频率为 5KHz,周期为 0.2Ms，同步信号周期为 20Ms，半个周期为 10Ms，要使输出脉冲的移相从 0 开始，就要将移相加法计数器的计数长度设为 10Ms/0.2
36、Ms =50。具体步骤如下：当 en=1时，以 ff 的上升沿为计数脉冲，移相加法计数器 qcnt 开始计数；计到 50 时，输出一个脉冲周期，同时 qcnt 清零，cr 由0变为1。当 cr=1时，en 由1变为0，同时 cr 从1变为0。当 cr=0时，如果 clka 的下降沿到来，则 en 由0翻转为1，移相加法计数器 qcnt 开始工作。方案二产生的子模块如图 6-8 所示；图 6-8 方案二的子模块该子模块的工程名为 yixiang,ff、clka 为输入端口，co 为输出端口，数据类型均为位。输出脉冲的长度为控制脉冲 ff 的周期。图 6-9、图 6-10、图6-11 为触发角为
37、0、30、60 的时序仿真结果； 25图 6-9 触发角为 0 的时序结果 图 6-10 触发角为 30 的时序结果26图 6-11 触发角度为 60 的时序结果从上述的时序图可以看出，在同步信号 clka 为高电平时，移相控制信号ff 的减小，输出 co 的移相角就随之增大，这样就实现了输出的移相控制。6.2 脉冲扩展模块的设计图 6-12 为脉冲扩展的系统原理框图。clka en cr clk 输出 图 6-12 脉冲扩展系统原理框图单脉冲产生模块输出的脉冲周期一般情况下不够工频 18，所以要对其进行展宽。展宽的目的是使输出在移相角度不变的情况下，扩展为工频电角度18。在图 6-12 中，
38、clka 为单脉冲产生模块输出的单脉冲，clk 为系统时钟，取 100KHz。实现脉冲扩展的方法是：当单脉冲的上升沿到来后，en 跳变为1 ，加法计数器开始计数。en 为加法计数器的使能端，高电平有效。当加法计数器计到100 时，cr 跳变为1 ，输出 en 变为0 ，加法计数器停止计数，同时计数器清零，cr 变为0 。cr 为计数控制的清零信号，高电平有效。具体步骤如下：计数控制加法计数器27当 cr=0时，若 clka 的上升沿到来，则 en 由0跳变为1 。当 en=1时，若 clk 的上升沿到来，则加法计数器开始计数，并以 clk 的上升沿为计数脉冲；当计数器计到扩展长度时，即记够 1
39、00，cr 由0变为1，计数控制清零，en 由1变为0。当 en=0时，加法计数器清零，并且停止计数。同时，cr 变为0,等待下一个待扩展的单脉冲到来。图 6-13 即为 FPGA 设计中的扩展电路子模块；图 6-13 扩展电路子模块在扩展电路子模块中，vgin 是单脉冲输入端口，clkj 为系统时钟。vgout为模块输出端口，输出脉冲长度为工频 18。图 6-14 是扩展子模块的时序仿真图；28图 6-14 扩展子模块时序仿真图在图 6-14 中，如果 vgin 输入一个脉冲，则从 vgin 的上升沿开始往后的100 个计数脉冲里，vgout 输出为高电平，这样就实现了对输入的扩展。6.3
40、脉冲分配模块的设计三相调压电路晶闸管的触发脉冲为双窄脉冲，可以通过加补脉冲的方式形成。三相六路同步信号通过单脉冲产生模块可以形成六路同步窄脉冲。六路窄脉冲依次加到 VT1VT6 晶闸管上的顺序为：+A,-C,+B,-A,+C,-B。将与该窄脉冲往后相隔 60 电角度的其他窄脉冲补发到其上,就可以形成双窄脉冲。双窄脉冲的组合方式如表 6-1 所示。表 6-1 双窄脉冲的组合方式双窄脉冲组合方式VT1 +A OR -C VT2 +B OR -CVT3 -A OR +BVT4 -A OR +CVT5 -B OR +CVT6 -B OR +A 在 VHDL 语言中，双窄脉冲可以用或语句形成。也可以直接
41、调用或门实现。296.4 脉冲调制模块的设计为了减少晶闸管的功耗，延长其使用寿命，就要对晶闸管触发脉冲进行调制。调制的方法是用频率为 10KHz、占空比为 50的方波信号和触发脉冲信号进行与运算。可以用 VHDL 语言中的与语句实现，也可以调用与门实现。6.5 时钟分频模块的设计在本设计中，需要两个分频模块，分别为 10 分频和 2 分频，并且分频后的时钟占空比都为 50。分频的实现就是设计一个计数器，设置其计数长度，然后再计数范围内设置高电平和低电平，就可实现分频。图 6-15 为 10 分频模块，图 6-16 为 2 分频模块，图 6-17 为十分频模块的时序仿真图，图 6-18 为二分频模块的时序仿真图。图 6-15 十分频模块30图 6-16 二分频模块图 6-17 十分频模块的时序仿真图图 6-18 二分频模块的时序仿真图在设计中，2 分频也可用 T 触发器实现。将 T 设置为高电平，输入时钟的上升沿到来时输出翻转。在输出的一个周期内，一共有两个输入时钟周期，这样就实现了对时钟的 2 分频。6.6 系统总体的设计FPGA 控制系统要实现的目的就是：输出可控制的同步双窄脉冲列，隔离输
