1、XX 大 学 实 验 报 告第 页 共 页【附录】一、全局电路图XX 大 学 实 验 报 告第 页 共 页二、局部电路图1.计时模块设计(1)秒位计时电路如图 2.1.1 所示:图 2.1.1 秒位计时电路(2)分位计时电路如图 2.1.2 所示:图 2.1.2 分位计时电路(3)时位计时电路如图 2.1.3 所示:图 2.1.3 时位计时电路秒高位秒低位秒高位秒低位分高位分低位时高位时低位XX 大 学 实 验 报 告第 页 共 页2.校时模块设计(1)秒位校时电路如图 2.2.1 所示:图 2.2.1 秒位校时电路(2)分位校时电路如图 2.2.2 所示:图 2.2.2 分位校时电路(3)时
2、位校时电路如图 2.2.3 所示:图 2.2.3 时位校时电路3.复位模块设计电路请参看全局电路图。XX 大 学 实 验 报 告第 页 共 页4.报时模块设计如图 2.4.1 所示图 2.4.1 整点报时电路5.分频与译码模块设计本实验设计中,分频与译码模块由 VHDL 编程实现,VHDL 程序的结构:在 VHDL 程序中,库用来存放已经编译过的实体说明、结构体、程序包和配置等,它可以作为其他设计单元的资源。在 VHDL 程序中,程序包主要用来存放各个设计实体都能共享的数据类型、子程序说明、属性说明和元件说明等部分。(1)分频程序及注释如下:library ieee; -引用 IEEE 库us
3、e ieee.std_logic_1164.all; -使用 STD_LOGIC_1164 程序包use ieee.std_logic_arith.all; -使用 STD_LOGIC_ARUTH 程序包use ieee.std_logic_unsigned.all; -使用 STD_LOGIC_UNSIGNED 程序包entity Separate is -实体 Separate 说明设计实体配置库 程序包实体说明结构体1结构体2结构体nXX 大 学 实 验 报 告第 页 共 页port (clk1k:in std_logic; -链接模式:名称 clk1k,端口模式 IN, 数据类型 ST
4、D_LOGICHz1_out:out std_logic; -链接模式: 名称 Hz1_out,端口模式 OUT, 数据类型STD_LOGICHz10_out:out std_logic); -链接模式: 名称 Hz10_out,端口模式 OUT, 数据类型STD_LOGICend Separate;architecture fenp of Separate is -结构体 fenp 说明signal f10hz:std_logic; -信号说明:信号名 f10hz,数据类型 STD_LOGICsignal f1hz:std_logic; -信号说明:信号名 f1hz,数据类型 STD_LOG
5、ICbeginprocess(clk1k) -进程语句variable numa:integer range 0 to 100; -变量说明:名称 numa,类型 INTEGER,范围 0100variable numb:integer range 0 to 511; -变量说明:名称 numb,类型 INTEGER,范围 0511beginif clk1kevent and clk1k=1 thenif numa q3 q3 q3 q3 q3 q3 q3 q3 q3 q3 q3=“1111111“; -不显示end case; -case 语句结束end process; -进程语句结束en
6、d Behavioral; -结构体说明结束所形成的模块如图 2.4.2 所示:图 2.4.2 数码管显示译码器三、波形仿真图1.计时仿真(1)秒位计时仿真如图 3.1.1 所示:XX 大 学 实 验 报 告第 页 共 页图 3.1.1 秒位计时波形仿真(未加译码显示)(2)分位计时仿真如图 3.1.2 所示:图 3.1.2 分位计时波形仿真(未加译码显示)(3)时位计时仿真如图 3.1.3 所示:图 3.1.3 时位计时波形仿真(未加译码显示)2.校时仿真(以校分、时为例)(1)分位校时仿真如图 3.2.1 所示:XX 大 学 实 验 报 告第 页 共 页图 3.2.1 分位校时波形仿真(未
7、加译码显示)XX 大 学 实 验 报 告第 页 共 页(2)时位校时仿真如图 3.2.1 所示:图 3.2.2 时位校时波形仿真(未加译码显示)3.复位仿真复位仿真如图 3.3.1 所示:(时、分、秒显示均归零,即 00:00 :00)图 3.3.1 复位波形仿真(未加译码显示)4. 报时仿真报时仿真如图 3.4.1 所示:(临近整点时,ring 电平发生规律性变化,实现从四短一长的报时)XX 大 学 实 验 报 告第 页 共 页图 3.4.1 整点报时波形仿真(01:00:00,已加译码显示)5. 分频仿真分频仿真如图 3.5.13.5.3 所示:(例:输入 clk:T=20ns,分频输出 T1=2us、T2=20us)图 3.5.1 分频波形仿真(输入 clk:T=20ns)图 3.5.2 分频波形仿真(分频输出:T1=2us)图 3.5.3 分频波形仿真(分频输出:T2=20us)XX 大 学 实 验 报 告第 页 共 页四、部分实验操作截图1.选择 DEVICE 如图 4.1.1 所示:图 4.1.1 选择 DEVICE2.分配引脚如图 4.1.2 所示:图 4.1.2 分配引脚XX 大 学 实 验 报 告第 页 共 页