1、第六章 组合逻辑电路,第五节 组合电路的分析设计方法,组合逻辑电路框图,组合逻辑电路表达式,一、组合电路逻辑功能表示方法和分析方法,组合逻辑电路的分析,(1) 由逻辑图写出输出端的逻辑表达式,(2) 运用逻辑代数或卡诺图进行化简或变换,(3) 列真值表,(4) 分析逻辑功能,已知逻辑电路,确定,逻辑功能,分析步骤：,例 1：分析下图的逻辑功能,(1) 写出逻辑表达式,(2) 应用逻辑代数化简,反演律,反演律,(3) 列逻辑状态表,逻辑式,(1) 写出逻辑式,例 2：分析下图的逻辑功能,化简,(2) 列逻辑状态表,(3) 分析逻辑功能输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”
2、(“同或门”) ,可用于判断各输入端的状态是否相同。,逻辑式,二、 组合逻辑电路的设计,(1) 由逻辑要求，找出自变量（输入条件）和 因变量（输出结果）的逻辑关系,(3) 由逻辑真值表写出逻辑表达式,(5) 根据现有逻辑元件变换逻辑表达式,(6) 画出逻辑图,设计步骤如下：,(2) 列出逻辑真值表关系,(4) 用逻辑代数或卡诺图简化逻辑表达式,工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有以下几个方面： 所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单。这样的电路称“最小化”电路。 满足速度要求，应使级数尽量少，以减少门电路的延迟。 功耗小，工作稳定可靠。,例1：设
3、计一个三变量奇偶检验器。要求: 当输入变量A、B、C中有奇数个同时为“1”时，输出为“1”，否则为 “0”。用“与非”门实现。,(1) 列逻辑状态表,(2) 写出逻辑表达式,取 Y=“1”( 或Y=“0” ) 列逻辑式,(3) 用“与非”门构成逻辑电路,在一种组合中，各输入变量之间是“与”关系,各组合之间是“或”关系,由卡图诺可知，该函数不可化简。,(4) 逻辑图,Y,C,B,A,0,1,0,1,0,例 2: 某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时
4、开工，则G1和 G2均需运行。试画出控制G1和 G2运行的逻辑图。,设：A、B、C分别表示三个车间的开工状态：开工为“1”，不开工为“0”；G1和 G2运行为“1”，不运行为“0”。,(1) 根据逻辑要求列状态表,首先假设逻辑变量、逻辑函数取“0”、“1”的含义。,逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和 G2均需运行。,开工,“1”,不开工,“0”,运行,“1”,不运行,“0”,(1) 根据逻辑要求列状态表,(2) 由状态表写出逻辑式,或由卡图诺可得相同结果,(3) 化简逻辑式可得：,(4) 用“与非”门构成逻辑电路
5、,(5) 画出逻辑图,第一节 加法器,计算机最基本任务 之一就是进行算术运算，在机器中四则运算加、减、乘、除都是分解成加法运算进行的，因此加法器是计算机中最基本的运算单元。,一、半加器和全加器,加法器: 实现二进制加法运算的电路,进位,不考虑低位 来的进位,要考虑低位 来的进位,加法运算的基本规则：,（1）逢二进一。,（2）最低位是两个数最低位的相加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,1 半加器,半加：实现两个一位二进制数相加，不考虑来自低位的进位。,逻辑符号：,半加器：,半加器逻辑状态表,逻
6、辑表达式,2 全加器,全加：实现两个一位二进制数相加，且考虑来自低位的进位。,逻辑符号：,全加器：,(1) 列逻辑状态表,(2) 写出逻辑式,实现多位二进制数相加的电路称为加法器。,1、逐位进位加法器,二、 加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，所以称为串行进位加法器，速度不高。,2、超前进位加法器,设两个相加的4位二进制数是：,2、超前进位加法器,设两个相加的4位二进制数是：,进位生成项,进位传递函数,进位表达式,和表达式,4位超前进位加法器递推公式,2、超前进位加法器,超前进位发生器,加法器的级连
7、,集成二进制4位超前进位加法器,三、加法器的应用,8421 BCD码转换为余3码,BCD码+0011=余3码,基本原理：若能生成函数可变换成输入变量与输入变量相加若能生成函数可变换成输入变量与常量相加,24. (6分)由全加器构成的电路如图所示，试写出Y1与D1，D0的最简与或表达式。,（2002）,第二节 数值比较器,定义：对两数A、B（可以是一位，也可是多位）进行大小比较的逻辑电路。比较的结果有AB、AB、A=B三种结果。,一、同比较器,设AB时G1。 得1位数值比较器的真值表。,（1）1位同比较器,比较两个数是否相同（或相等）的电路叫同比较器。,逻辑表达式,逻辑图,二、4位同比较器,逻辑
8、表达式,二、大小比较器,设AiBi时Li1；AiBi时Mi1。 得1位大小比较器的真值表。,（1）1位大小比较器,比较两个数相对大小的电路叫大小比较器。,逻辑表达式,逻辑图,二、4位大小比较器,三、数值比较器,设AB时L1；AB时M1；AB时G1。 得1位数值比较器的真值表。,（1）1位数值比较器,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。,逻辑表达式,逻辑图,输出为高电平有效,二、4位数值比较器,原理：从高位比起，只有高位相等，才比较下一位。,逻辑图,三、 比较器的级联,集成数值比较器,比较两个8位二进制数的大小,把二进制码按一定规律编排，使每组代码具有一特定的含义
9、，称为编码。具有编码功能的逻辑电路称为编码器。,n 位二进制代码有 2n 种组合，可以表示 2n 个信息。,要表示N个信息所需的二进制代码应满足 2n N,第三节 编码器,一、 二进制编码器,将输入信号编成二进制代码的电路。,2n个,n位,(1) 分析要求：输入有8个信号，即 N=8，根据 2n N 的关系，即 n=3，即输出为三位二进制代码。,例：设计一个编码器，满足以下要求： (1) 将 Y0、Y1、Y7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。 (3) 设输入信号高电平有效。,(2) 列编码表：,(3) 写出逻辑式并转换成“
10、与非”式,C = Y4 + Y5 + Y6 +Y7,B = Y2+Y3+Y6+Y7,A = Y1+ Y3+ Y5+ Y7,(4) 画出逻辑图,将十进制数 09 编成二进制代码的电路,二、 二 十进制编码器,表示十进制数,列编码表： 四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示09十个数码，最常用的是8421码。,写出逻辑式并化成“或非”门和“与非”门,画出逻辑图,法二：,十键8421码编码器的逻辑图,当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。,即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信
11、号不予理睬。,三、 优先编码器,设I9的优先级别最高，I8次之，依此类推，I0最低。,优先编码表,设I9的优先级别最高，I8次之，依此类推，I0最低。,优先编码表,CT74LS147集成优先编码器(10线-4线),T4147引脚图,低电平 有效,MSI： 74LS148、CC4532 83优先编码器74LS147、CC40147 104优先编码器,CT74LS4147 编码器功能表,2、10线4线优先编码器（74LS147)：,逻辑表达式,逻辑图,第四节 译码器,译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。,一、二进制译码器,状 态 表,例：三位二进制译码器（输出高电平有效）,
12、写出逻辑表达式,逻辑图,2、集成二进制译码器74LS138,为二进制译码输入端， 为译码输出端（低电平有效），1、 、 为选通控制端。当11、 时，译码器处于工作状态当10、 时，译码器处于禁止状态。,A B C,ABC,(C、B、A),输入：自然二进制,输出：低电平有效,真值表,3、74LS138的级联,4线-16线译码器,28. 分析题28图所示逻辑电路的逻辑功能。图中74LS138为集成3线8线译码器。要求写出输出逻辑式、列写真值表、说明其逻辑功能。,（2004）,28. 分析题28图所示逻辑电路的逻辑功能。图中74LS138为集成3线8线译码器。要求写出输出逻辑式、列写真值表、说明其逻
13、辑功能。,（2005）,28. 题28图中74LS138为集成3线8线译码器。 （1）写出逻辑函数F的与或表达式； （2）若S1端接低电平，译码器处于何种状态？F=？,（2008）,题28图,28. 题28图中74LS138为集成3线8线译码器。 （1）写出F的表达式； （2）填写F的卡诺图，并写出F的最简与或式。,（2009）,题28图,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用D、C、B、A表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。,二、二-十进制译码器,把二-
14、十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。,真值表,逻辑表达式,采用完全译码方案,逻辑图,采用完全译码方案,D C B A,将与门换成与非门，则输出为反变量，即为低电平有效。,D C B A,、集成8421 BCD码译码器74LS42,输出为反变量，即为低电平有效，并且采用完全译码方案, LED（Light Emitting Diode） LCD（Liguid Crystae Display）,与普通二极管不同，正向导通的发光； 半导体材料不是硅、锗，是磷砷化镓、磷化镓、砷化镓等； 杂质浓度很高，复合过程放的多余能量发光； 正向压降1.6V、1.8V、2.0V、2.2V
15、等； 有红色，绿色，近来也有兰色，有普通、高光、超高光的区分； 有八段LED，小：每段1个LED中：每段2个LED大：每段4个LED 分共阳与共阴,LED特点：,（一）半导体数码器,三、显示译码器,由七段发光二极管构成,1 1 0 1 1 0 1,低电平时发光,高电平时发光,LED优点：,工作电压低； 体积小； 寿命长； 可靠性高； 速度快（0.1s）； 亮度高,LED缺点：电流大（10mA）,三、显示译码器,（二）显示译码器,七段显示译码器状态表,a的卡诺图,b的卡诺图,c的卡诺图,d的卡诺图,e的卡诺图,f的卡诺图,g的卡诺图,逻辑表达式,逻辑图,LSI：7446 BCD-七段显示译码器(
16、共阳、OC、耐压30V),7447 BCD-七段显示译码器(共阳、OC、耐压15V)7448 BCD-七段显示译码器(共阴，有上拉电阻2K)7449 BCD-七段显示译码器(共阴，OC，无/LT和/RBI)DIP1474246、247 BCD-七段显示译码器(共阳、OC、(30V，15V)74248、249 BCD-七段显示译码器(共阴、(有上拉电阻2K，OC),三、组合电路中的竞争冒险,1、产生竞争冒险的原因,在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。,产生竞争冒险的原因：主要是门电路的延迟时间产生的。,干扰信号,第五
17、节 组合电路的分析设计方法和竞争冒险,（1） 竞争-冒险现象及成因 一、什么是“竞争” 两个输入“同时向相反的逻辑电平变化”，称存在“竞争”二、因“竞争”而可能在输生尖峰脉冲的现象“竞争-冒险”。,三、2线4线译码器中的竞争-冒险现象,（2）消除竞争冒险的方法,1）引入封锁脉冲：在输入信号转换时间内，引入一个封锁脉冲，把可能产生干扰的门封住。封锁脉冲在输入信号的转换前到来，等信号转换完毕后消失。,2）引入选通脉冲：在可能产生干扰的门电路上加入一个选通脉冲，当电路出现稳定状态后，引入选通脉冲，输出有效。三态门电路,G3，当A=1，B=0，AB=0，电平改变后，A=0，B=1，输出还是0.,B已上
18、升，A未下降，出现1,2）引入选通脉冲：在可能产生干扰的门电路上加入一个选通脉冲，当电路出现稳定状态后，引入选通脉冲，输出有效。三态门电路,3）接入滤波电容：在输出端并接一个不大的滤波电容，消除干扰脉冲。干扰脉冲很窄，由于电容的充放电过程，使得电容两端电压不能突变。 4）采用可靠性编码（格雷码）使得输入变量不会有两个或两个以上同时发生变化。,有圈相切，则有竞争冒险,但是在电平转换的过程中，当B由1变为0，B应该由0变为1，由于非门的存在，这个电平转换延迟，出现BB同时为0，输出为0,（2）消除竞争冒险的方法,增加冗余项， 消除竞争冒险,添加冗余项AC后，当A=1，C=1时，输出必恒为1.,24
19、. (6分)由全加器构成的电路如图所示，试写出Y1与D1，D0的最简与或表达式。,（2002）,28. 分析题28图所示逻辑电路的逻辑功能。图中74LS138为集成3线8线译码器。要求写出输出逻辑式、列写真值表、说明其逻辑功能。,（2004）,28. 分析题28图所示逻辑电路的逻辑功能。图中74LS138为集成3线8线译码器。要求写出输出逻辑式、列写真值表、说明其逻辑功能。,（2005）,35. 设计将三位二进制代码ABC转换为三位循环码XYZ的组合逻辑电路。要求列出真值表、写出最简输出逻辑式，并画出用异或门实现的逻辑图。,38. 设ABCD表示8421BCD码的四位，若此码表示的十进制数X满
20、足5X9时输出函数F为1，否则F为0。试用最少的与非门和反相器实现该逻辑电路。要求列出真值表，写出最简输出逻辑式并画出逻辑图。,（2006）,（2007）,35. 设ABC表示三位二进制数N，若N为奇数且大于2时输出F为“1”，否则F为“0”。试用最少的与非门实现该逻辑电路。要求列出真值表、写出最简输出逻辑式并画逻辑图。,28. 题28图中74LS138为集成3线8线译码器。 （1）写出逻辑函数F的与或表达式； （2）若S1端接低电平，译码器处于何种状态？F=？,（2008）,题28图,28. 题28图中74LS138为集成3线8线译码器。 （1）写出F的表达式； （2）填写F的卡诺图，并写出F的最简与或式。,（2009）,题28图,
