1、1,第二章 嵌入式系统的硬件基本知识,2,主要内容,嵌入式系统硬件基本组成 嵌入式微处理器 嵌入式系统总线 嵌入式存储系统 嵌入式系统输入输出接口和设备,3,嵌入式系统装置,4,嵌入式系统的硬件是以嵌入式微处理器为核心，主要由嵌入式微处理器、总线、存储器、输入/输出接口和设备组成。 嵌入式微处理器 总线 存储器 输入/输出接口和设备,2.1 嵌入式系统硬件基本组成,5,2.1 嵌入式系统硬件基本组成,嵌入式处理器,存储器,输入设备,输出设备,外围接口与总线,软件,硬件单元,中央处理器是嵌入式系统的核心，它负责控制整个系统的执行。 括微处理器、微控制器、DSP处理器、专用处理器、SOC(Syst
2、em on Chip),存储器按存储信息的功能可分为只读存储器ROM（Read Only Memory）和随机存储器RAM（Random Access Memory）,嵌入式系统中的输入形式一般包括触摸屏、语音输入、按键和虚拟键盘,输出设备则主要有LCD 显示和语音输出,外围接口主要有GPIO、串口、并口等等,总线包括片外总线(如：PCI、ISA等)和片内总线（如：AMBA）。,6,2.2 嵌入式微处理器（ ARM微处理器）,1. ARM的由来 2 . ARM微处理器的分类 3. ARM 微处理器的特点 4. ARM微处理器的系统架构 5. 硬件系统基本体系结构原理,7,ARM(Advance
3、d RISC Machine)公司是一家专门从事芯片IP设计与授权业务的英国公司，其产品有ARM内核以及各类外围接口。 目前，90%的移动电话、大量的游戏机、手持PC和机顶盒等都已采用了ARM处理器，许多一流的芯片厂商都是ARM的授权用户（Licensee），如Intel、Samsung、TI、Motorola、ST等，ARM已成为业界公认的嵌入式微处理器标准。 ARM内核是一种32位RISC微处理器，具有功耗低、性价比高、代码密度高等三大特色。,1、 ARM微处理器的由来,8,2. ARM处理器的分类,结构体系版本（Architecture） ARM v4T ARM v5TE ARM v6
4、ARM Cortex (v7),Processor Family ARM7 ARM9 ARM10 ，XScale ARM11 ARM Cortex,9,ARM嵌入式微处理器性能简介,ARM公司是嵌入式RISC处理器的知识产权IP供应商，它为ARM架构处理器提供了ARM处理器内核和ARM处理器核。处理器内核只保持了最基本的组织架构。处理器核是在最基本的处理器内核基础上增加了Cache、存储器管理单元MMU、协处理器C15、先进微控制器总线架构AMBA接口以及EMT宏单元等部件，这样就构成了ARM处理器核。,10,ARM920T处理器核体系结构框图,11,MPU的生产厂家简介,由集成电路厂商在处理
5、器内核和处理器核基础上设计，嵌入各种外围和处理部件，形成各种嵌入式微处理器MPU。例如： Intel公司：PXA25X、27X系列微处理器（采用XScale 核）； TI公司：OMAP59XX微处理器，（采用ARM+DSP双核）； 三星电子公司：S3C2410（ARM920T核）； Philips公司：IPC2XXX系列（ARM7TDMI内核）等等。,12,PXA270 Block Diagram,13,作业1 ：,查资料，介绍arm处理器个各系列（ ARM7、ARM9、ARM9E、ARM10，ARM11，XScale）的特点。,14,3. 嵌入式微处理器的特点,采用RISC架构的ARM微处理
6、器一般具有如下特点：体积小、低功耗、低成本、高性能；大量使用寄存器，指令执行速度更快；寻址方式灵活简单，执行效率高； 大多数数据操作都在寄存器中完成；指令长度固定。, ,15,RISC 与CISC 的区别,16,4. ARM微处理器的系统架构,ARM系统架构的微处理器一般是由32位ALU、数十个32位通用寄存器及状态寄存器、32位桶型移位寄存器、指令译码及控制逻辑、指令流水线和数据/地址寄存器组成。如图2.1所示。1）ALU 它与常用的ALU逻辑结构基本相同，是由2个操作数锁存器、加法器、逻辑功能、结果及零检测逻辑构成。,图2.1微处理器原理图,18,乘法器,指令 解码,地址 自增器,nRES
7、ET,nMREQ,SEQ,ABORT,nIRQ,nFIQ,nRW,MAS1:0,LOCK,nCPI,CPA,CPB,nWAIT,MCLK,nOPC,BIGEND,ISYNC,nTRANS,nM4:0,D31:0,桶 移位器,32 位 ALU,DBE,写数据 寄存器,读数据寄存器,地址寄存器,寄存器 Bank,A31:0,ABE,及,控制 逻辑,PC Update,解码站,指令 解压缩,Incrementer,P C,AB u s,BB u s,A L UB u s,例：ARM7TDMI,内核,19,5 硬件系统基本体系结构原理,1）冯.诺依曼结构简介冯.诺依曼结构计算机内部机构是由一个中央处理
8、单元（CPU）和单存储空间组成。即这个存储空间存储全部的数据和程序指令，它们内部使用单一的地址总线和数据总线。这样由于在取指令和取数据时都是通过一条总线分时进行的，所以要根据所给的地址对其进行读写操作。当进行高速运算时，冯.诺依曼结构计算机不但不能同时进行取指令和取数据，而且还会造成数据传输通道的瓶颈现象，其工作速度较慢。,冯诺依曼体系存储器结构模型图,存储器,程序,指令0,指令1,指令2,指令3,指令4,数据,数据0,数据1,数据2,CPU,外部存储器 接 口,RAM,ROM,I/0 口,串行接口,并行接口,DB,AB,冯.诺依曼结构示意图,22,冯诺依曼体系的特点,（1）数据与指令都存储在
9、存储器中 （2）每条指令的执行周期：T= TF+TD+TE+TS取指令（Instruction Fetch)TF ；指令译码（Instruction Decode）TD；执行指令（Instruction Execute）TE；存储（Storage）TS （3）被大多数计算机所采用。 通常使用的ARM7就是属于冯诺依曼体系。,23,冯诺伊曼体系结构的流水线,当LDR处于访存周期的过程中时，MOV指令的取指被阻断。因此处理器用8个时钟周期执行了6条指令，指令平均周期数(CPI)=13个时钟周期。,24,例：ARM7TDMI,ARM7TDMI 内核,地址,地址,数据读,AMBA 接口,写 缓冲,MM
10、U,数据写,数据,ARM7xxT,控制 逻辑,Cache,AMBA 总线 接口,JTAG 和非 AMBA 信号,CP15,带Cache的ARM7TDMI,25,2）哈佛体系结构计算机,为数据和程序提供了分开的存储空间。有各自独立程序总线和数据总线，可以独立编址和独立访问。如程序计数器只指向程序存储器。这样独立的程序存储器和数据存储器为数字处理提供了较高的性能，让两个存储器有不同的端口，可以提供较大的存储器带宽。数据和程序可以并行完成，这使得数据移动更加容易。目前大部分DSP和ARM9微处理器都是采用这种哈佛体系结构。如下图所示。,指令寄存器,控制器,数据通道,输入,输出,中央处理器,程序存储器
11、,指令0,指令1,指令2,数据存储器,数据0,数据1,数据2,地址,指令,地址,数据,哈佛体系存储系统结构图,哈佛体系结构示意图2,CPU,I/0 口,串行接口,并行接口,ROM,RAM,外部存储器 接 口,DB,AB,外部管理 DB,外部管理 AB,程序 DB,程序 AB,28,例：ARM9TDMI,ARM9TDMI,D Cache,I Cache,MMU,GLUE,外部 存储器,ARM940T 2x 4K caches MPU 写缓冲,ARM9xxT,ARM920T 2x 16K caches MMU 支持虚拟地址和内存保护 写缓冲,带Cache的ARM9TDMI,29,嵌入式微处理器结构
12、小结,传统的微处理器采用的冯诺依曼结构将指令和数据存放在同一存储空间中，统一编址，指令和数据通过同一总线访问。 哈佛结构则是不同于冯诺依曼结构的一种并行体系结构，其主要特点是程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址、独立访问。与之相对应的是系统中设置的两条总线（程序总线和数据总线），从而使数据的吞吐率提高了一倍。,计算机中一条指令的执行可分为若干个阶段，由于每个阶段的操作相对都是独立的。因此可以采用流水线的重叠技术来大大提高系统的性能。在流水线装满以后，几个指令可以并行执行。这样可充分利用现有硬件资源，提高了CPU的运行效率。,译码,
13、取指,执行add,译码,取指,执行sub,译码,取指,执行cmp,时间,Add,Sub,Cmp,3）嵌入式系统中的流水线技术,31,ARM7处理器使用3级流水线，分别为： 取指级：取指级完成程序存储器中指令的读取，并放入指令流水线中。 译码级：对指令进行译码 ，为下一周期准备数据路径需要的控制信号。这一级指令“占有”译码逻辑，而不“占有”数据路径。 执行级：指令“占有”数据路径，寄存器被读取，操作数在桶式移位器中被移位，ALU产生相应的运算结果并回写到目的寄存器中，ALU的结果则根据指令需求来更改状态寄存器的条件位。,32,例：ARM7TDMI指令流水线,为增加处理器指令流的速度，ARM7 系
14、列使用3级流水线。 允许多个操作同时处理，而非顺序执行。PC指向正被取指的指令，而非正在执行的指令。,从存储器中读取指令,解码指令中用到的寄存器,寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank ）,PC PC,PC - 4 PC-2,PC - 8 PC - 4,ARM Thumb,33,ARM7TDMI指令流水线,操作,周期,1 2 3 4 5 6,Fetch,最佳流水线,该例中用6个机器周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1个机器周期,34,ARM9TDMI,Instruction Fetch,Shift + AL
15、U,Memory Access,Reg Write,Reg Read,Reg Decode,FETCH,DECODE,EXECUTE,MEMORY,WRITE,ARM9TDMI,ARM or Thumb Inst Decode,Reg Select,Reg Read,Shift,ALU,Reg Write,ThumbARM decompress,ARM decode,Instruction Fetch,FETCH,DECODE,EXECUTE,ARM7TDMI,流水线,35,更多级的流水线,ARM10采用了6级流水线。 ARM11采用了8级流水线。,36,4） ARM微处理器工作模式和工作状态
16、,数据类型 字节型数据（Byte）：数据宽度为8bits 半字数据类型（HalfWord）：数据宽度为16bits，存取式必须以2字节对齐的方式字数据类型（Word）：数据宽度为32bits，存取式必须以4字节对齐的方式,37,ARM处理器工作模式,User:非特权模式，大部分任务执行在这种模式 正常程序执行的模式 FIQ:当一个高优先级(fast)中断产生时将会进入这种模式 高速数据传输和通道处理 IRQ:当一个低优先级(normal)中断产生时将会进入这种模式 通常的中断处理 Supervisor:当复位或软中断指令执行时将会进入这种模式 供操作系统使用的一种保护模式 Abort: 当存取
17、异常时将会进入这种模式 虚拟存储及存储保护 Undef: 当执行未定义指令时会进入这种模式 软件仿真硬件协处理器 System: 使用和User模式相同寄存器集的特权模式 特权级的操作系统任务,异常模式(Exception),特权模式(Privilige),38,ARM微处理器：CPU模式（processor mode）,7种CPU模式,CPU模式的转变： 软件控制 异常 外部中断,39,ARM微处理器：CPU模式,User模式,程序不能访问有些受保护的资源,只能通过异常的形式来改变CPU的当前运行模式,特权模式可以存取系统中的任何资源,System模式,与User模式的运行环境一样 但是它可
18、以不受任何限制的访问任何资源 该模式主要用于运行系统中的一些特权任务,FIQ模式,IRQ模式,Supervisor模式,Abort模式,Undefined模式,异常模式：主要是在外部中断或者程序执行非法操作时会触发,40,ARM微处理器：处理器工作状态（PROCESSOR OPERATING STATES）,处理器有两种工作状态： ARM：32位，执行字对准的ARM指令 Thumb：16位，执行半字对准的Thumb指令 ARM和Thumb之间状态的切换不影响处理器的模式或寄存器的内容,41,ARM微处理器：处理器工作状态,进入Thumb状态： 执行BX指令，并设置程序状态寄存器的位5状态为1。
19、 在Thumb状态进入异常(IRQ, FIQ, UNDEF, ABORT,SWI etc.)，当异常处理返回时自动转换到Thumb状态 进入ARM状态： 执行BX指令，并设置程序状态寄存器的位5为0。 进入异常时，将PC放入异常模式链接寄存器中，从异常向量地址开始执行也可进入ARM状态,42,ARM微处理器：寄存器,ARM处理器有37个寄存器31个通用寄存器：程序计数器、堆栈及其他通用寄存器6个状态寄存器 这些寄存器不能同时看到 不同的处理器状态和工作模式确定哪些寄存器是对编程者是可见的,43,ARM微处理器： ARM State寄存器,44,ARM微处理器: Thumb State寄存器,4
20、5,ARM State 与Thumb State寄存器关系,46,ARM微处理器：通用寄存器,通用寄存器是R0-R15的寄存器，分为三类 没有对应影子寄存器的寄存器R0-R7 有对应影子寄存器的寄存器R8-R14程序计数器R15 (或者PC) 影子寄存器是指该寄存器在不同的模式下对应的物理寄存器,47,ARM微处理器：通用寄存器,R0-R7 所有模式下，R0-R7所对应的物理寄存器都是相同的 这八个寄存器是真正意义上的通用寄存器，ARM体系结构中对它们没有作任何特殊的假设，它们的功能都是等同的。 在中断或者异常处理程序中一般都需要对这几个寄存器进行保存。,48,ARM微处理器：通用寄存器,R8
21、-R14 访问的物理寄存器取决于当前的处理器模式，若要访问特定的物理寄存器而不依赖当前的处理器模式，则要使用规定的名字。 R8-R12各有两组物理寄存器：一组为FIQ模式，另一组是除FIQ以外的其他模式。 R13-R14各有6个分组的物理寄存器，一个用于用户模式和系统模式，其他5个分别用于5种异常模式。 R13（也被称为SP指针）被用作栈指针，通常在系统初始化时需要对所有模式下的SP指针赋值，当CPU在不同的模式时栈指针会被自动切换成相应模式下的值。 R14有两个用途，一是在调用子程序时用于保存调用返回地址，二是在发生异常时用于保存异常返回地址。,49,ARM微处理器：通用寄存器,R15 用作
22、程序计数器(PC)，可以被读写 ARM state: bits 1:0为0，bits31:2即为 PC. THUMB state：bit 0为0，bits31:1即为 PC,50,ARM微处理器：程序状态寄存器,CPSR（当前程序状态寄存器）在所有的模式下都是可以读写的，它主要包含： 条件标志 中断使能标志 当前处理器的模式 其它的一些状态和控制标志,51,ARM微处理器：程序状态寄存器,置0表示执行32bit的ARM指令 置1表示执行16bit的Thumb指令,Negative,Zero,Carry,Overflow,IRQ中断的响应: 置1：禁止响应 置0：允许响应,FIQ中断的响应: 置
23、1：禁止响应 置0：允许响应,52,ARM微处理器：程序状态寄存器,模式控制位M0-M4,53,ARM微处理器：异常,异常是由内部或者外部原因引起的，当异常发生时CPU将暂停执行当前指令自动到指定的向量地址读取指令并且执行。 在X86上，当有异常发生时CPU是到指定的向量地址读取要执行的程序的地址 而ARM是到向量地址的地方读取指令，也就是ARM的向量地址处存放的是一条指令（一般是一条跳转指令）,54,ARM微处理器：异常,ARM CPU将引起异常的类型分为7种,55,ARM微处理器：异常,Reset：CPU被复位后，进入Supervisor Mode并且禁止FIQ和IRQ。 Undefine
24、d Instructions： CPU执行一条未被定义的指令时就会触发该异常。这种机制可以用于通过软件仿真的方式扩展THUMB or ARM指令集。 SWI：软中断（SWI）是执行SWI指令时触发的，该异常主要用于OS的系统调用。,56,ARM微处理器：异常,Prefetch Abort： CPU在读取指令时发生读内存错误并且该指令又要被执行则触发该异常；如果只是在读取指令时发生了内存错误而该指令又未被执行则不会触发该异常。 Data Abort：当CPU在读写数据时，如果发生错误则触发该异常。,57,ARM微处理器：异常,IRQ：当外部IRQ输入请求发生时（IRQ中断已经被使能），触发该异常
25、。 FIQ： FIQ通常被用于快速传输数据。当外部FIQ输入请求发生时（FIQ中断已经被使能），触发该异常。,58,ARM微处理器：异常,当异常出现时，异常模式分组的R14和SPSR用于保存状态，即：R14_=return linkSPSR_=CPSRCPSR4:0=exception mode numberCPSR5=0 /*在ARM状态执行*/if=Reset or FIQ thenCPSR6=1 /*禁止快速中断*/CPSR7=1 /*禁止正常中断*/ PC=exception vector address 当处理异常返回时，将SPSR传送到CPSR，R14传送到PC,59,ARM微处理
26、器：异常,异常的优先级,60,61,嵌入式微处理器,1. 硬件西同价本体系结构 2. 处理器的工作模式和工作状态 3. 寄存器的组织方式 4. 异常处理 5. 微处理器字数据存储方式 6. 微处理器I/O端口地址映射方式,62,ARM微处理器： ARM State寄存器,63,ARM微处理器：异常,ARM CPU将引起异常的类型分为7种,64,ARM微处理器：异常,当异常出现时，异常模式分组的R14和SPSR用于保存状态，即：R14_=return linkSPSR_=CPSRCPSR4:0=exception mode numberCPSR5=0 /*在ARM状态执行*/if=Reset o
27、r FIQ thenCPSR6=1 /*禁止快速中断*/CPSR7=1 /*禁止正常中断*/ PC=exception vector address 当处理异常返回时，将SPSR传送到CPSR，R14传送到PC,65,ARM微处理器：内存和I/O,ARM 的寻址空间是线性的地址空间，为232=4G ARM支持大端（Big-endian）和小端（Little-endian）的内存数据方式，可以通过硬件的方式设置（没有提供软件的方式）端模式,66,ARM微处理器：内存和I/O,大端的数据存放格式,低地址,高地址,地址A,地址A+1,地址A+2,地址A+3,最高有效字节的地址就是该word的地址,最
28、高有效字节位于最低地址,word a=0x f6 73 4b cd,f6,73,4b,cd,67,ARM微处理器：内存和I/O,小端的数据格式,低地址,高地址,地址A,地址A+1,地址A+2,地址A+3,最低有效字节的地址就是该word的地址,最低有效字节位于最低地址,word a=0x f6 73 4b cd,f6,73,4b,cd,68,ARM微处理器：内存和I/O,大端: 小端:,0xb3204500,0xddddddd0,0xb3204500,0xddddddd0,f6,f6,73,73,4b,4b,cd,cd,da,da,00,00,实例 变量A：word A=0x f6 73 4b
29、 cd，在内存中的起始地址为0x b3 20 45 00 变量B：half word B=218，在内存中的起始地址为0x dd dd dd d0,问题：half word B=218与word C=218在内存中的存放方式有何不同？请分大端和小端两种情况说明。,69,ARM微处理器：内存和I/O,数据信息,状态信息,控制信息,数字量,模拟量,开关量,连续几位二进制形式表示的数或字符。如键盘输入的信息以及打印机、显示器输出的信息等,时间上连续变化的量，如温度、压力、流量等,只有两个状态的量，如阀门的合与断、电路的开与关等,CPU与I/O设备之间的接口信息,反映外设当前工作状态的信息,READY
30、信号：输入设备是否准备好 BUSY信号：输出设备是否忙 ,CPU向外部设备发送的控制命令信息,读写控制信号 时序控制信号 中断信号 片选信号 其它操作信号,数据、状态、控制信息都是通过CPU的数据总线传送，存在I/O接口的不同端口中：数据、状态、控制端口,70,ARM微处理器：内存和I/O,I/O端口的编址方法，即I/O端口的地址安排方式,存储器映射编址,I/O映射编址,I/O端口的地址与内存地址统一编址，即I/O单元与内存单元在同一地址空间,I/O端口与内存单元分开编址，即I/O单元与内存单元都有自己独立的地址空间,71,ARM微处理器：内存和I/O,72,ARM微处理器：内存和I/O,AR
31、M 的I/O端口都是内存映射的方式，即对I/O端口的访问与内存的访问的方式完全一样。 通常将I/O所映射的存储系统标识为非高速缓存(uncachable)和非缓冲（unbufferable)。,73,2.3 嵌入式系统总线,1.总线概述总线总线桥 2. AMBA总线,74,总线是CPU与存储器和设备通信的机制，是计算机各部件之间传送数据、地址和控制信息的公共通道。,片内总线或内部总线：连接CPU内部各主要功能部件,片外总线：CPU与存储器（RAM和ROM）和I/O接口之间进行信息交换的通道,数据总线Dbus,地址总线Abus,控制总线Cbus,按相对于CPU位置划分,按功能和信号类型,总线分类
32、,1. 总线概述,总线宽度,总线频率,总线带宽,总线带宽(单位:MB/s) =（总线宽度/8） 总线频率,如：总线宽度32位，频率66MHZ，则 总线带宽=（32/8）* 66MHz=264MB/s,总线的主要参数,又称总线位宽，指的是总线能同时 传送数据的位数。如16位总线就是 具有16位数据传送能力。,总线工作速度的一个重要参数， 工作频率越高，速度越快。 通常用MHz表示。,又称总线的数据传送率，是指在一 定时间内总线上可传送的数据总量， 用每秒最大传送数据量来衡量。 总线带宽越宽，传输率越高。,76,总线桥,原因： 数据宽度：高速总线通常提供较宽的数据连接。 成本：高速总线通常采用更昂
33、贵的电路和连接器。 桥允许总线独立操作，这样在I/O操作中可提供某些并行性。,一个微处理器系统可能含有多条总线,高速总线,低速总线,高速设备,低速设备,桥,总线互联的电路,77,总线和总线桥示意图,嵌入式系统示意图,Processor-local bus,Micro- processor,Cache,Memory controller,DMA controller,Bridge,Peripheral,Peripheral,Peripheral,Peripheral bus,嵌入式系统总线,79,2. AMBA总线,由于ARM 微处理器由许多不同制造商制造，芯片外提供的总线随芯片变化而变化。AR
34、M已经为单芯片系统创建了一个独立的总线规格说明。其中，通过先进微控制器总线架构AMBA（Advanced Microcontroller Bus Architecture）支持将多个CPU、存储器和外围设备集成在片上系统中。AMBA规格说明包括两条总线。其一是高性能总线AHB（Advanced High-performance Bus）是为高速传输而经过优化的，直接连接到CPU上。,80,总线和总线桥,其二是外围设备总线APB（Advanced Peripheral Bus）桥可用来将AHB连到外围设备总线APB上，这种总线的设计容易实现。AHB假定所有外围设备均工作于从方式，以简化外围设备和
35、总线控制器中所需的逻辑。,81,典型AMBA-based系统,S3C2410硬件逻辑结构图,83,AMBA总线,测试接口,ARM CPU,SDRAM Control,SRAM,LCD Control,桥,并行接口,串行 接口,Timer,UART,基于AMBA总线的典型系统,3. AMBA总线-AHB,只有主单元可在任何时刻使用总线。 AHB可以有一个或多个主单元。 主单元可以是RISC处理器、协处理器以及DMA控制器，以启动和控制总线操作。,AHB总线,主单元,从单元,仲裁器,译码器,可以响应（并非启动）读或写总线操作。 总线的从单元可以在给定的地址范围内对读写操作进行相应的反应。 从单元向
36、主单元发出成功、失败信号或等待各种反馈信号。 从单元通常是其复杂程度不足以成为主单元的固定功能块，例如外存接口、总线桥接口以及任何内存都可以是从单元，系统的其他外设也包含在AHB的从单元中。,用来确定控制总线是哪个主单元，以保证在任何时候只有一个主单元可以启动数据传输。 一般来说仲裁协议都是固定好的，例如最高优先级方法或平等方法，可根据实际的情况选择适当的仲裁协议。,总线译码器用于传输译码工作，提供传输过程中从单元的片选信号。,85,AMBA总线-AHB,一个典型的AHB总线工作过程，它包括以下两个阶段： 地址传送阶段(address phase)：它将只持续一个时钟周期。在HCLK的上升沿数
37、据有效。所有的从单元都在这个上升沿来采样地址信息。 数据传送阶段（data phase）：它需要一个或几个时钟周期。可以通过HREADY信号来延长数据传输时间，当HREADY信号为低电平时，就在数据传输中加入等待周期，直到HREADY信号为高电平才表示这次传输阶段结束。,86,AMBA总线-AHB,87,AMBA总线-APB,APB主要由下面2部分组成： APB桥 APB从单元（Slave） APB桥是APB中唯一的主单元，是AHB/ASB的从单元,APB桥的接口信号,88,AMBA总线-APB,APB桥将系统总线AHB/ASB和APB连接起来，并执行下列功能： 锁存地址并保持其有效，直到数据
38、传送完成。 译码地址并产生一个外部片选信号，在每次传送时只有一个片选信号（PSELx）有效。 写传送（write transfer）时驱动数据到APB。 读传送（read transfer）时驱动数据到系统总线AHB/ASB。 传送时产生定时触发信号PENABLE。,89,cpu的总线介绍,enq,ack,4,大部分总线协议基本构件是四周期握手协议(查询、应答、传送、结束),90,cpu的总线介绍,典型总线读写有下面信号： Clock提供总线部件同步 r/w控制读写 Address Data Data ready,91,典型总线读写,time,clock,R/W,Address enable,
39、adrs,Data Ready,data,read,write,92,总线主控器,总线主控器控制总线上的操作 CPU是默认的总线主控 其他设备可以请求总线的主控权 单独握手线 CPU不能使用处于非主控的总线,93,Direct memory access (DMA),DMA提供无CPU参与的并行总线控制传输,CPU,memory,I/O,DMA,94,DMA操作,CPU设置DMA传输 设置起始地址 传输数据长度 传输数据块长度 数据传输方式 DMA控制器负责传输并在完成时发送通知信号,95,ARM总线分类,AMBA: ARM公司提出的标准 多个外部设备 分为两类 AMBA High-Performance Bus (AHB) AMBA Peripherals Bus (APB),CPU,bridge,memory,I/O,AHB,APB,
