1、1,TFT元件結構及原理,2,TFT-LCD的面板構造,3,Array面板說明,4,5,Array 面板示意圖,6,1.因TFT元件的動作類似一個開關(Switch)，液晶元件的作用類似一個電容，藉Switch的ON/OFF對電容儲存的電壓值進行更新/保持。 2.SW ON時信號寫入(加入、記錄)在液晶電容上，在以外時間 SW OFF，可防止信號從液晶電容洩漏。 3.在必要時可將保持電容與液晶電容並聯，以改善其保持特性。,7,1.上圖為TFT一個畫素的等效電路圖，掃描線連接同一列所有TFT閘極電極，而信號線連接同一行所有TFT源極電極。 2.當ON時信號線的資料寫入液晶電容，此時，TFT元件成
2、低阻抗(RON)，當OFF時TFT元件成高阻抗(ROFF)，可防止信號線資料的洩漏。 3.一般RON與ROFF電阻比至少約為105以上。,8,認識 TFT,G,D,S,1. TFT為一三端子元件。 2.在LCD的應用上可將其視為一開關。 3.為何要採 Inverted Staggered 之結構？,9,TFT元件的運作原理,(1)VgsVth：訊號讀取,TFT元件在閘極(G)給予適當電壓(VGS起始電壓Vth ,註), 使通道(a-Si)感應出載子(電子)而使得源極(S)汲極(D)導 通。【註】：Vth 為感應出載子所需最小電壓 。,10,TFT元件的運作原理,(2)VgsVth：訊號保持,1
3、.TFT元件在閘極(G)給予適當電壓。當VGS小於起始電壓時沒有感應出載子則通道成斷路。2.故TFT元件可看成開關,當VGSVth則ON,當VGSVth則OFF。,11,TFT元件的運作原理,一 VgsVth：形成感應通道Ids=1/2unCox(W/L)(Vgs-Vth)Vds-Vds2 三 VgsVth&VgdVth：進入夾止區(在 Drain側通道消失)Ids=1/2unCox(W/L)(Vgs-Vth)2,影響Ids之重要參數 1. Vth 2. un：Mobility 3. Cox：Gate到Channel的電容 4. W/L,12,TFT之Vg V.S. Log Id圖,註：此圖為
4、一特定之Vds下所量得,13,1.VG為掃描線電壓，VID為信號線電壓，分別加在TFT的閘極，源極。 2.在T1時域(水平選擇期間)TFT ON，畫素電極電位VP會被充電至信號電位VID 。在T2 時域(非選擇期間)TFT OFF，在OFF的瞬間，VP會下降V，此V的大小與TFT元件的閘極與汲極間的寄生電容CGD有關，因此在設計與製程元件時盡量避免寄生電容的產生。,14,1.V的大小關係如下:CGD:閘極與汲極間電容CLC:液晶電容CST:保持電路2.此下降電壓V與影像信號的極 性無關，永遠比畫素電位VP 下降此一電壓值。因此，只要將彩色濾光片的共用電極電位VCOM設定成相對於信號線的中心電壓
5、VC低一偏移值V，便可以使加在畫素電極上的電壓成為正負對稱的波形，使直流位準的電壓降誤差到最小值。,15,儲存電容,Vg,VS,目的：降低TFT關閉時，因Cgs所引 起的畫素電壓變化(Voltage Offset)。,畫素電壓,16,1. 臨界電壓：Vth 2. 電子遷移率(Mobility)：unVp=unE 3. Ion/Ioff 4. 開口率(Aperture Ratio)(1)TFT；(2)Gate&Source 線；(3)Cst；(4)上下基板對位誤差；(5)Disclination of LC 5. 因Cgs產生之DC Voltage Offset 6. 訊號傳輸時的時間延遲(Ti
6、me Delay)及失真(Distortion),TFT-LCD關於Array之重要參數,17,Array面板訊號傳輸說明,18,ARRAY製程及設備,19,TFT Array組成材料,20,Mask 1：GE (Gate電極形成),1. 受入洗淨 SPC(島田) 2. 濺鍍Cr (4000A) ULVAC/AKT 3. 成膜前洗淨 SPC/芝蒲 4. UV處理 東芝 5. 光阻塗佈/曝光/顯影 TEL/Nikon 6. 顯影檢查/光阻寸檢 Nikon/Hitachi 7. 硬烤 光洋 8. Cr Taper蝕刻(WET) DNS 9. 光阻去除 DNS 10.製程完成檢查 KLA/ORBO,
7、21,Mask 2：SE (島狀半導體形成),1. 成膜前洗淨 SPC/芝蒲 2. 成膜SiNx Barlzers 3. 成膜前洗淨 SPC/芝蒲 4. 成膜SiNx/a-Si/n+Si Barlzers 5. 光阻塗佈/曝光/顯影 TEL/Nikon 6. 顯影檢查 Nikon/ Hitachi 7. 蝕刻(DRY) TEL/PSC 8. 光阻去除 DNS 9. 製程完成檢查 KLA/ORBO,22,Mask 3：PE (畫素電極形成),1. 成膜前洗淨 SPC/芝蒲 2. 成膜ITO ULVAC 3. 光阻塗佈/曝光/顯影 TEL/Nikon 4. 顯影檢查/光阻寸檢 Nikon/Hita
8、chi 5. 蝕刻(WET) DNS 6. 光阻去除 DNS 7. 製程完成檢查 KLA/ORBO,23,Mask 4：CH (Contact Hole形成),1.Array 6道Mask工程中唯一沒有成膜製程 2.蝕刻GI層(SiNx)，定義出不同層金屬間的連接區,1. 光阻塗佈/曝光/顯影 TEL/Nikon 2. 顯影檢查/光阻寸檢 Nikon/Hitachi 3. 蝕刻(DRY) TEL/PSC 4. 光阻去除 DNS 5. 製程完成檢查 KLA/ORBO,24,Mask 5：SD (Source及Drain電極形成),1. 成膜前洗淨 SPC/芝蒲 2. 成膜Cr/Al/Cr ULV
9、AC/AKT 3. 光阻塗佈/曝光/顯影 TEL/Nikon 4. 顯影檢查/光阻寸檢 Nikon/Hitachi 5. 蝕刻上層Cr(WET) DNS 6. 硬烤 光洋 7. 蝕刻Al(WET) DNS 8. 硬烤 光洋 9. 蝕刻下層Cr(WET) DNS 10.蝕刻n+Si(DRY) TEL/PSC 11.光阻去除 DNS 12.製程完成檢查 KLA/ORBO,25,Mask 6：DC(保護層形成),1. 成膜前洗淨 SPC/芝蒲 2. 成膜SiNx Barlzers 3. 光阻塗佈/曝光/顯影 TEL/Nikon 4. 顯影檢查 Nikon/Hitachi 5. 蝕刻(DRY) TEL
10、/PSC 6. 光阻去除 DNS 7. 退火 光洋,TFT元件製程結束 , 後流至ARRAY TESTER,26,Repair Ring的配置,Source Driver,27,Repair Ring的目的：Repair Source 線開路,28,靜電保護：避免因Gate與Source電極的電壓差，而對TFT產生不良的影響，達到靜電保護的目的。,說明：Source 及 Gate皆以Short Ring之電位為參考電位。,29,ARRAY製程,1. GE製程,Gate成膜 Cr:4000,Gate蝕刻 Cr:4000,2. SE製程,GI(L)成膜 SiNx:2000,GI(H)成膜 SiNx:2000,a-Si成膜 a-Si:1500,n+成膜 n+ :300,SE蝕刻,3. PE製程,ITO成膜 ITO:1000,ITO蝕刻 ITO:1000,4. CH製程,5. SD製程,SD成膜 Cr+Al+Cr,SD蝕刻 Cr+Al+Cr,BCE蝕刻,6. CD製程,SiNx成膜 SiNx:5000,SiNx蝕刻 SiNx:5000,完成!後流至 ARRAY TESTER工程,
