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类型计算面存储器设计.doc

  • 上传人:11xg27ws
  • 文档编号:7684910
  • 上传时间:2019-05-23
  • 格式:DOC
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    计算面存储器设计.doc
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    1、第六章 存储器接口 本章内容6.1 半导体存储器6.2 存储器接口技术6.3 主存储器接口6.4 高速缓冲存储器接口6.1 半导体存储器存储器系统:容量大、速度快、成本低分级结构:高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器 (外存储器)1. 半导体存储器 按制造工艺分 按存取方式分MOS型: 集成度高、功耗小、成本低双极型: 速度快、集成度低、功耗大、成本高随机存取存储器(RAM):易失性静态(SRAM ):双稳电路;速度快动态(DRAM):靠电容存储,刷新; 集成度高、功耗和价格低掩模ROM: 用户不可写入可编程PROM:用户可写入一次用紫外线擦除的、可编程EPROM:可多次

    2、写入; 紫外线擦除电擦除的、可编程E 2PROM:可多次写入; 电擦除只读存储器(ROM):非易失性2. 半导体存储器的主要性能指标 存储容量 :能存储二进制数码的数量,即存储元的个数;mn,1K4, 8KB 存取时间 (读写周期 ):从启动一次存储器操作到完成该操作所经历的时间 功耗 :每个存储元消耗功率的大小;w/位、mw/位 可靠性 :对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时3. 存储芯片的组成 地址译码器:接收 n 位地址,产生 2n 个选择信号 控制逻辑电路:接收片选、读写信号,控制传送 数据缓冲器:数据中转 存储体:主体,由存储元按规律排列字结构、位结构中央处理器快

    3、存 外 存主 存存储器的分级结构内存主机速度快、容量小 速度慢、容量大地址译码器 数据缓冲器存储矩阵控制逻辑n位地址 2n-101 01mm位数据R/WCS6.2 存储器接口技术1. 存储器接口应考虑的问题1)与 CPU 的时序配合慢速存储器:产生“等待申请 ”,插入等待周期8086 系统总线周期T1:发出地址 T2:发读写命令T3:传送数据,前沿检测 READY T4:结束操作 产生等待申请的条件:IO/M、RD/WR 、地址译码 等待周期个数控制:READY=0 的时间;触发器级数(T W 中操作同 T3)RDY 1 Q3CLK T1 T2 T3 TW TWIO/MD2=Q1Q1D3=Q2

    4、READY (8284输出)T4Q3RDY 21QCLKT1 T2 T3 TW T4IO/MD2=Q1Q2READY (8284输出)Q1 C D1Q2 1C D2IO/MA13=0,选中(2);A 14=0,选中(3)优点:简单缺点:地址重叠、地址空间不连续 全译码法 :所有高位地址译出全部地址空间(特点 地址连续与单元一一对应) 混合译码法: 部分译码与线选法结合(以下用 4KB 构成 24KB)缺点:同线选法(1) 4KBCS(2) 4KBCS(16) 4KBCSA0114-16 译码器 Y0Y1Y15(1) 4KBCS(4) 4KB(6) 4KBA011A1213(5) 4KBCS C

    5、S CS1 1A14A152-4 译码器Y0Y3 部分译码法:高位地址中的部分参与译码(用 4KB 构成 32KB)缺点:同线选法 实际中常用经改进后的部分译码法2)地址译码电路的设计设计步骤: 确定存储器的地址空间 画地址分配图或地址分配表 确定译码方法并画地址位图 选合适器件,画译码电路图(1) 4KB(2) 4KB(8) 4KBCS CS4-16 译码器 Y0Y1Y7 A15CS74LS138ABCG2AG2B+5VY0Y1Y4Y5(2片ROM 的片选)11114片RAM的片选A13A12A11A15A14A10举例:用 2KB 的 ROM 和 1KB 的 RAM 构成 4KB 的 RO

    6、M(0000H0FFFH)和 4KB 的RAM(2000H2FFFH),16 位地址共用 6 片 2 片 ROM,4 片 RAM(地址 分配表)芯片编号 类型与容量 地址范围1 ROM 2KB 0000H 07FFH2 ROM 2KB 0800H0FFFH3 RAM 1KB 2000H 23FFH4 RAM 1KB 2400H 27FFH5 RAM 1KB 2800H 2BFFH6 RAM 1KB 2C00H2FFFH(地址位图)译码允许 一次译码A15 A14 A13 A12A11A10 A900 0 0 0 0 片 1 的 A0100 0 0 0 1 片 2 的 A0100 0 1 0 0

    7、 0 片 3 的 A090 0 1 0 0 1 片 4 的 A090 0 1 0 1 0 片 5 的 A090 0 1 0 1 1 片 6 的 A09二次译码3)存储器与控制总线、数据总线的连接 与控制总线的连接ROM: ,可与 CS 一同控制CE 与数据总线的连接非字结构的存储芯片多片组合成 8 位长度:用 控制WM:用 控制; 用 控制RDREMWRAM(除数据线外所有信号连在一起)6.3 主存储器接口1. EPROM 与 CPU 的接口1)芯片特性(2716)2K8,存取时间 450ns引脚(24):A 010 、D 07 、GND 、Vcc、Vpp、 (PD/PGM)、OECEVpp:

    8、编程电源,编程时,+25V;正常读出时,+5V(PD/PGM):片选(功率下降/编程脉冲),编程时宽度为 50ms 的正脉冲;读出时,1,功率CE下降 75:允许输出,低有效O工作方式CE(PD/PGM )OVpp D0 7读 0 0 +5V 输出输出禁止 1 +5V 高阻功率下降 1 +5V 高阻编程 正脉冲 1 +25V 输入编程核实 0 0 +25V 输出编程禁止 0 1 +25V 高阻2)接口方法 低位地址、数据线直接相连 Vcc 连+5V,Vpp 由开关控制 确定译码方法并画地址位图 CE、OE 由高位地址、控制信号译码 SRAM 与 CPU 的接口1)芯片特性(2114)1K4,存

    9、取时间 450ns引脚(18):Vcc、 GND、A09 、D03、CS、WE信 号工作方式WE:=0,写;=1,读2)接口方法 低位地址 A09 直接相连 D03 与数据总线连续 4 位相连;每 2 片组成 8 位 CS 由高位地址译码产生 WE 受 MEMW 控制译码器2716A010A0101MCEOED072. SRAM 与 CPU 的接口1)芯片特性(2114)1K4,存取时间 450ns引脚(18):Vcc、 GND、A 09 、 D03 、CS、WE:=0,写;=1,读WE2)接口方法 低位地址 A09 直接相连RD译码器A010A1115A0101MRDCEOE译码器A010A

    10、1115A010MCEOED07RD D 03 与数据总线连续 4 位相连 ;每 2 片组成 8 位 由高位地址译码产生CS 受 MEMW 控制WE3)接口举例举例:用 2716 构成 4KB 的 ROM(0000H0FFFH); 用 2114 构成 4KB 的 RAM(2000H2FFFH),16 位地址 共用 2 片 27168 片 2114,每 2 片为一组(分析同6.2)D4774LS138ABCA15A14A13A12A11G2AG2B+5VY0Y1Y4A1011112716 (1)CE OE2716 (2)CE OE 21O14 (1)CS WECS WE(5)2114 (2)CS

    11、 WECS WE(6)2114 (3)CS WECS WE(7)2114 (4)CS WECS WE(8)MEMRA010A10D07A010D07A09A09 D03D03Y53. DRAM 与 CPU 的接口1)芯片特性(2164)64K1,存取时间 200ns,刷新时间间隔 2ms引脚(16):Vcc、 GND、A 07 、 RAS、CAS、DIN、DOUT、 WE RAS: 行选通信号 CAS: 列选通信号MEMW地址两路复用锁存定时刷新DRAM 接口的特殊性 DIN: 数据输入信号 DOUT:数据输出信号结构特征 地址输入:RAS 有效,输入低 8 位作行地址; 有效,输入高 8 位

    12、作列地址CAS 单元选择:4 个 128128 阵列 ,行、列地址最高位进行四选一 刷新: 有效, 无效 ;一次刷新 4128 个( 控制四选一电路和数据输出)RASC 刷新一遍所有存储元需 128 个刷新周期2)接口方法(借助 DRAM 控制器) DRAM 控制器的构成 地址多路开关:将地址转换成行、列地址 刷新定时器:定时提供刷新请求 刷新地址计数器:提供刷新地址,自动加 1 仲裁电路 :读写与刷新同时请求时仲裁 时序发生器:提供 、 、RASCWE DRAMC8203 的功能 提供行 /列地址多路转换和行/ 列地址选通信号 有刷新定时器和刷新计数器,可内部定时启动刷新或由外部请求 刷新与

    13、存取冲突裁决,空闲时刷新优先,否则正在进行者优先 产生系统响应 (开始了一个存取周期)SACK传送响应 (读:数据已稳定出现在数据端; 写:数据已写入 DRAM)X读/写CPU仲裁电路刷新地址计数器 地址多路开关定时 发生器刷新定时器DRAMRASCASWE地址地址总线 最多可驱动 64 片 DRAM 8203 支持 2164 时的引脚定义及功能B0:存储体选择,=0 时 有效 ;=1 时 有效 是共用的0RAS1SCA有效时才能启动读写操作;也才会有 和 刷新时 和 同时有效,PCSR0RS1A无效A 用 8203 控制 2 组(共 16 片 )2164 构成 128KB 的接口连接AH07

    14、AL07外部刷新请求保护芯片选择读请求写请求REFRQPCSWRRD存储体选择 B0地址输出行选通16K/64KX0/OP2 X1/CLKRAS01OUT0 7CASWE列选通写允许SACK XACK系统响应 传送响应AH07AL07PCSWRRDB016K/64KOUT0 7CASWE8203A015MEMRMEMW1A17A19A18A16RAS0RAS1A07RASCASWEA07RASCASWE21648片21648片MM(廉价动态 RAM):程序运行的所有信息Cache(高速静态 RAM):当前使用最多的代码和数据,主存部分内容的副本内存1. 地址映象方式1)全相联映象方式(灵活;地

    15、址索引机构存储页号) 原则:Cache 和 MM 均划分为页,MM 中的任何一页可调入到 Cache 中的任何一页位置上 256B/页;Cache:32KB,128 页;MM:16MB,64K 页地址索引机构置换控制器高速缓冲存储器CPU主存段(页)地址地址总线数据总线高位地址低位 地址Cache结构框图FFFFH00HFFH2000H00HFFH0002H00HFFH0001H00HFFH0000H00HFFH页号MM页内地址12700HFFH10000HFFH200HFFH100HFFH000HFFH页号Cache页内地址1270002H1000001H20000H1FFFFH02000H

    16、单元地址地址索引12816高7位地址2)直接映象方式 原则:Cache 划分为页,MM 划分为段,每段容量与 Cache 相同,Cache 只接收页号相同的页 256B/页;Cache:32KB;MM:16MB,512 段 (地址索引机构存储段号)3)分组相联映象方式 原则:Cache 和 MM 均划分为组,组容量相同; 组内直接映象,组间全相联映象(分为 1 组:直接映象 1 页/组:全相联)2. 地址索引机构作用:命中时形成 Cache 的高位地址 特点:按 内 容 存 取 的 相 联 存 储 器 CAM,TTL 器 件 ,本 身 读 写 时 间 延 迟 极 小 ,所 有 比 较 一 次

    17、完 成3. 置换控制策略先进先出(FIFO), 易实现,但效果不理想最近最少使用(LRU),效果好,但复杂 目前大多数 32 位微处理器中已包含 Cache 和存储管理部件021270114002127一页0127511210段号MM段内页号12700HFFH10000HFFH200HFFH100HFFH000HFFH页号Cache页内地址1275111002014000511单元地址地址索引12816 本章要点 半导体存储器的分类及其主要特点 存储器与 CPU 接口时应该考虑的问题 片选控制信号产生的方法 EPROM、 SRAM 的接口电路设计 DRAM 接口的特殊性 DRAM 控制器的构成及其功能 Cache 的地址映象方式及其原理 地址索引机构的作用及其特点

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