1、1实验三 JK 触发器的逻辑功能测试实验目的1、学习触发器逻辑功能的测试方法。2、掌握基本 JK、D 触发器的逻辑功能。3、掌握 JK触发器转换成 D触发器的方法及 D触发器的逻辑功能。主要仪器设备及耗材数字电路实验板、74LS112 芯片、74LS00 芯片、数字万用表、数据线。实验基本原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0” ，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、JK 触发器在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验
2、采用 74LS112(或 74LS76)双 JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图 1-1所示。图 1-1 74LS112 双 JK 触发器引脚排列及逻辑符号JK触发器的状态方程为Qn+1=J + Qn， QnKSRJ和 K是数据输入端，是触发器状态更新的依据，若 J、K 有两个或两个以上输入端时，组成“与”的关系。Q 与Error!为两个互补输出端。通常把Q=0、Error!=1 的状态定为触发器“0”状态；而把 Q=1、Error!=0 定为“1”状态。JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。图 1-1左图为双下降沿 JK触发器 74LS112的外引线
3、排列图。JK触发器的工作原理如下：（） 和 可将触发器置于额定状态 1或 0；之后应保持在高电平 1。SR（） 时，、当 J=K=0时，在 CP脉冲的作用下触发器保持原状态，即 Qn+1=Qn；B、当 J=0，K=1 时，在 CP脉冲的作用下，触发器置“0” ， 即 Qn+1=0；C、当 J=1，K=0 时，在 CP脉冲的作用下，触发器置“1” ， 即 Qn+1=1；D、当 J=K=1时，在 CP脉冲的作用下，触发器状态翻转，即 Qn+1=Qn2下降沿触发 JK触发器的功能如表 1-1。表 1-1J K Qn Qn+1说明0 0 0 00 0 1 1保持Error!n+1= Qn0 1 0 0
4、0 1 1 0置 01 0 0 11 0 1 1置 11 1 0 11 1 1 0翻转2、D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为Qn+1=Dn，其输出状态的更新发生在 CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前 D端的状态。D 触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等。有很多种型号可供各种需要而选用，如双 D 74LS74、四 D 74LS175、六 D 74LS175等。表 1-2为其真值表。表 1-2图 1-2为双 D 74LS74的引脚排列及逻辑符号。图 1-2 74LS74 引脚排列及逻
5、辑符号实验步骤1、集成 JK触发器逻辑功能测试（1）异步置位及复位功能的测试表 1-3D :Qn+10 01 13CPJ KRSQnX X X 0 1X X X 1 0将 J、K、CP 端开路，将 、 端分别接到数据开关相应的插孔，在 、SRS为表 1-4中情况时，观察 Q端显示的高低电平，并转换成逻辑状态填入表 1-R3中，用万用表测试 Q端显示的电位加以验证。2、测试双 JK触发器 74LS112(或 74LS76)逻辑功能(1) 、 端仍如上连接不变，并将 、 端置高电位，将 J、K 端分别接SSR到数据开关的其它插孔、将 CP端接至单脉冲的插孔。先将触发器置 0或置 1，按表 1-4的
6、要求改变 CP、J、K 的状态，观察 Qn及 Qn+1的显示，并转换成逻辑状态填入表 1-5中。注意观察触发器状态更新是否发生在 CP脉冲的下降沿(即CP由 10)。从右至左观察最好。表 1-4CP J 0 0 0 0 1 1 1 1K o o 1 1 o o 1 1Qn 1 o 1 o 1 o 1 oQn+1(3)将 J-K触发器转化成 D触发器。将 J-K触发器转化成 D触发器,即 K= 。测试上述 D触发器的逻辑功能。J将 、 和 D分别接到数据开关的插孔、将 CP端接至单脉冲的插孔，按表 1-5SR的要求提供数据，观察 Qn、 Qn+1 端的显示，并转换成逻辑状态填入表 1-5中。表 1-5 CP D 0 0 1 1Qn 1 0 1 0Qn+1实验数据及处理结果 1、列表整理各类触发器的逻辑功能。2、根据实验结果，总结触发器的逻辑功能和特点。
