1、 Rev. F Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specif_ications subject
2、to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 20032
3、013 Analog Devices, Inc. All rights reserved. Technical Support ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供的最新英文版数据手册。功能框图 LOCKDETECTN-COUNTERCPRFCP3 RFCP2 RFCP1REFERENCEDATALE24-BITDATAREGISTERCLKREFINAVDDAGNDVDDVDDDGNDRDIVNDIVDGND CPGNDDVDDVPSDVDDRSET
4、RFINARFINBOUTPUTMUX+HIGH-ZPHASEFREQUENCYDETECTORADF4153THIRD ORDERFRACTIONALINTERPOLATORMODULUSREGFRACTIONREGINTEGERREGCURRENTSETTING2DOUBLER4-BITR COUNTERCHARGEPUMP03685-001MUXOUT图 1.ADF4153小数N分频频率合成器产品特性RF带宽达4 GHz2.7 V至3.3 V电源独立的电荷泵电源VP可提供扩展的调谐电压提供Y版本：-40至+125可编程小数模数可编程电荷泵电流三线式串行接口模拟和数字锁定检测省电模式与AD
5、F4110/ADF4111/ADF4112/ADF4113和ADF4106引脚兼容稳定的RF输出相位利用ADIsimPLL可实现环路滤波器设计通过汽车应用认证应用有线电视设备移动无线电通讯基站(GSM、PCS、DCS、WiMAX 、 SuperCell 3G、CDMA、W-CDMA)无线手机(GSM、PCS、DCS、CDMA、W-CDMA)无线局域网(LAN)、PMR通信测试设备概述ADF4153是一款小数N 分频频率合成器，用来在无线接收机和发射机的上变频和下变频部分实现本振。它由低噪声数字鉴频鉴相器(PFD) 、精密电荷泵和可编程参考分频器组成。它内置一个-uni0394型小数插值器，能够
6、实现可编程小数 N分频。INT、 FRAC和 MOD寄存器可构成一个总N 分频器( N = (INT + (FRAC/MOD)。此外，4位参考计数器(R计数器) 允许PFD输入端的REFIN频率为可选值。如果频率合成器与外部环路滤波器和电压控制振荡器(VCO)一起使用，则可以实现完整的锁相环(PLL)。简单的三线式接口控制所有片内寄存器。该器件采用2.7 V至3.3 V电源供电，不用时可以关断。Rev. F | Page 2 of 24 目录ADF4153产品特性 .1应用 1概述 1功能框图 .1修订历史 .3技术规格 .4时序规格 .5绝对最大额定值 6ESD警告 6引脚配置和功能描述 .
7、7典型性能参数 8电路描述 .9参考输入部分 .9RF输入级 .9RF INT分频器 9INT、FRAC、MOD与R的关系 .9RF R计数器 .9鉴频鉴相器(PFD)和电荷泵 . 10MUXOUT和锁定检测 . 10输入移位寄存器 . 10编程模式 10N分频器寄存器R0 16R分频器寄存器R1 16控制寄存器R2 . 16噪声和杂散寄存器R3 17保留位 . 17初始化序列 18RF频率合成器：一个成功范例 18模数 . 18参考倍频器和参考分频器 1812位可编程模数 . 18带杂散优化的快速锁定 19杂散机制 19杂散一致性 20相位再同步 20滤波器设计ADIsimPLL. 20接口
8、 . 20芯片级封装的PCB设计指南 21应用信息 22GSM基站发送器的本振 22外形尺寸 23订购指南 24汽车应用产品 24Rev. F | Page 3 of 24 ADF4153修订历史2013年11月修订版E至修订版F更改表1中的ICP吸电流/源电流参数 .4更改“订购指南” 242012年7月修订版D至修订版E更新“外形尺寸” 23更改“订购指南” 242010年8月修订版C至修订版D更改“产品特性”部分 1更改表1中的噪声特性参数 5更改图 47更改“订购指南” 24增加“汽车应用级产品”部分 242008年10月修订版B至修订版C增加Y级(通篇).1更改“订购指南” 2320
9、05年8月修订版A至修订版B更改“产品特性”部分 1更改“应用”部分 .1更改“技术规格”部分 3更改绝对最大额定值 .5更改图7至图9 7删除图8至图10；重新排序 8删除图11和图14；重新排序 9更改表9 13增加“初始化序列”部分 . 17更改“带杂散优化的快速锁定”部分 . 18插入图16；重新排序 18增加“杂散机制”部分 . 18增加表11；重新排序 18增加“杂散一致性”部分 . 19更改“相位再同步”部分 . 19插入图17；重新排序 19删除“杂散信号预测它们何时出现”部分 20更改图19 20更改图20 21增加“应用”部分 21更改图22的标题 . 22更改“订购指南”
10、 222004年1月修订版0至修订版A图和表重新排序 .通篇更改“技术规格”部分 3更改引脚功能描述 .7更改“RF关断”部分 . 17更改“芯片级封装的PCB设计指南”部分 . 21更新“外形尺寸” 22更新“订购指南” 222003年7月修订版0：初始版Rev. F | Page 4 of 24 表 1. 参数 B级1Y级2单位 测试条件/ 注释 RF特性(3 V) 输入电路见图12 RF输入频率(RFIN) 0.5/4.0 0.5/4.0 B级：-8 dBm最小值/0 dBm最大值 0.5/4.0 0.5/4.0 GHz(最小值/ 最大值)GHz(最小值/ 最大值)Y级：-6.5 dBm
11、最小值/0 dBm最大值 对于较低的频率，确保压摆率(SR)大于400 V/s 1.0/4.0 1.0/4.0 GHz(最小值/ 最大值) 10 dBm最小值/0 dBm最大值 基准电压源特性 输入电路见图11 REFIN输入频率 10/250 10/250 MHz(最小值/ 最大值) 如果f 25 V/sREFIN输入灵敏度 0.7/AVDD 0.7/AVDD V p-p(最小值/ 最大值) 在 AVDD/2处偏置3REFIN输入电容 10 10 pF(最大值) REFIN输入电流 100 100 A(最大值) 鉴相器 鉴相器频率432 32 MHz(最大值) 电荷泵 ICP吸/源电流 可编
12、程；见表9高值 5 5 mA(典型值) With RSET = 5.1 k 低值 312.5 312.5 A(典型值) 绝对精度 2.5 2.5 %(典型值) With RSET = 5.1 k RSET范围 1.5/10 1.5/10 kuni03A9(最小值/最大值) ICP三态漏电流 1 4.5 nA(典型值) 吸电流和源电流 匹配 2 2 %(典型值) 0.5 V VCP VP 0.5 ICP与VCP2 2 %(典型值) 0.5 V VCP VP 0.5 ICP与温度 2 2 %(典型值) VCP = VP/2 逻辑输入 输入高电压VINH1.4 1.4 V(最小值) 输入低电压VIN
13、L0.6 0.6 V(最大值) 输入电流IINH/IINL1 1 A(最大值) 输入电容CIN10 10 pF(最大值) 逻辑输出 输出高电压VOH1.4 1.4 V(最小值) 开漏，1 kuni03A9上拉至1.8 V 输出低电压VOL0.4 0.4 V(最大值) IOL = 500 A 电源 AVDD 2.7/3.3 2.7/3.3 V(最小值/ 最大值) DVDD, SDVDD AVDD AVDD VP AVDD/5.5 AVDD/5.5 V(最小值/ 最大值) IDD 24 24 mA(最大值) 20 mA(典型值) 低功耗休眠模式 1 1 A(典型值) ADF4153规格除非另有说明
14、，AVDD= DVDD= SDVDD= 2.7 V至3.3 V，VP= AVDD至5.5 V，AGND = DGND = 0 V，TA= TMIN至TMAX，dBm以50 uni03A9为基准。Rev. F | Page 5 of 24 参数 B级1Y级2单位 测试条件/ 注释 噪声特性 Normalized Phase Noise Floor (PNSYNTH)5220 220 dBc/Hz(典型值) PLL环路带宽= 500 kHz Normalized 1/f Noise (PN1_f)6114 114 dBc/Hz(典型值) 10 kHz偏移时测量；归一化为1 GHz 相位噪声性能7V
15、CO输出 1750 MHz输出8102 102 dBc/Hz(典型值) 5 kHz偏移、25 MHz PFD频率下 时序规格 除非另有说明，AVDD= DVDD= SDVDD= 2.7 V至3.3 V，VP= AVDD至5.5 V，AGND = DGND = 0 V，TA= TMIN至TMAX，dBm以50 uni03A9为基准。表 2.参数 在 TMIN至 TMAX下的限值(B级) 单位 测试条件/ 注释 t1 20 ns(最小值) LE建立时间 t2 10 ns(最小值) DATA到 CLK建立时间 t3 10 ns(最小值) DATA到 CLK保持时间 t4 25 ns(最小值) CLK
16、高电平持续时间 t5 25 ns(最小值) CLK低电平持续时间 t6 10 ns(最小值) CLK到 LE建立时间 t7 20 ns(最小值) LE脉冲宽度 CLKDATALELEDB23 (MSB) DB22 DB2DB1(CONTROL BIT C2)DB0 (LSB)(CONTROL BIT C1)t1t2t3t7t6t4t503685-026图 2. 时序图 ADF41531B级工作温度范围为40C至+85C。2Y级工作温度范围为40C至+125C。3交流耦合确保AVDD/2偏置。4通过设计保证。样片经过测试，以确保符合标准要求。5频率合成器相位噪底的估算方法如下：测量VCO输出端的
17、带内相位噪声，然后减去20 log(N)(其中N为N分频器的值)和10 log(FPFD)。PNSYNTH= PNTOT 10 log(FPFD) 20 log(N)。6PLL相位噪声由1/f(闪烁)噪声加归一化PLL噪底组成。RF频率为FRF，频率偏移为f时，计算1/f噪声贡献的公式为：PN = P1/f + 10 log(10 kHz/f) + 20 log(FRF/1 GHz)。归一化相位噪底和闪烁噪声均在ADIsimPLL中进行了模拟。7相位噪声使用EV-ADF4153SD1Z和Agilent E5500相位噪声系统进行测量。8fREFIN= 100 MHz；FPFD= 25 MHz；
18、失调频率 = 5 kHz；RFOUT= 1750 MHz；N = 70；环路带宽 = 20 kHz；最低噪声模式。Rev. F | Page 6 of 24 绝对最大额定值 除非另有说明，TA= 25C，GND = AGND = DGND = 0 V，VDD= AVDD= DVDD= SDVDD。表 3. 参数 额定值 VDD至GND 0.3 V至+4 V VDD至VDD0.3 V至+0.3 V VP至GND 0.3 V至+5.8 V VP至VDD0.3 V至+5.8 V 数字I/O电压至GND 0.3 V至VDD+ 0.3 V 模拟I/O电压至GND 0.3 V至VDD+ 0.3 V REF
19、IN、 RFIN至 GND 0.3 V至 VDD+ 0.3 V 工作温度范围 工业(B级 ) 40C至 +85C 扩展(Y级 ) 40C至 +125C 存储温度范围 65C至 +125C 最高结温 150C TSSOP JA热阻 112C/W LFCSP JA热阻( 焊盘焊接) 30.4C/W 回流焊 峰值温度 260C 峰值温度时间 40秒 最高结温 150C ESD警告ESD(静电放电)敏感器件。带电器件 和电路板可 能会在 没有察觉的 情况下放电。尽管本产品具有专 利或专有保护电路 ，但在 遇到高能量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能
20、丧失。ADF4153注意，超出上述绝对最大额定值可能会导致器件永久性损坏。这只是额定最值，并不能以这些条件或者在任何其他超出本技术规范操作章节中所示规格的条件下，推断器件能否正常工作。长期在绝对最大额定值条件下工作会影响器件的可靠性。本器件为高性能RF集成电路，ESD额定值小于2 kV，对ESD(静电放电)敏感。搬运和装配时应采取适当的防范措施。Rev. F | Page 7 of 24 引脚配置和功能描述 03685-00212345678161514131211109CPCPGNDAGNDAVDDRFINARFINBRSETDVDDMUXOUTLESDVDDREFINDGNDCLKDATA
21、VPADF4153TOP VIEW(Not to Scale)图 3. TSSOP引脚配置 03685-003PIN 1INDICATOR1CPGND2AGND3AGND4RFINB5RFINA13 DATA14 LE15 MUXOUTNOTES1. THE LFCSP HAS AN EXPOSED PADDLETHAT MUST BE CONNECTED TO GND.12 CLK11 SDVDD6AVDD7AVDD8FERNI01DNGD9DNGD81VP91RTES02CP71VDDD61VDDDTOP VIEW(Not to Scale)ADF4153图 4. LFCSP引脚配置 表
22、4. 引脚功能描述 引脚编号(TSSOP)引脚编号(LFCSP)引脚名称 说明 1 19 RSET 在 RSET与地之间连一个电阻可设置最大电荷泵输出电流。ICP与 RSET的关系为： SETCPMAXRI5.25= 其中，RSET= 5.1 kuni03A9， ICPMAX= 5 mA。 2 20 CP 电荷泵输出。使能时，CP提供ICP到外部环路滤波器，后者又驱动外部VCO。 3 1 CPGND 电荷泵地。这是电荷泵的接地回路。 4 2, 3 AGND 模拟地。这是预分频器的接地回路。 5 4 RFINB RF预分频器的互补输入。此引脚应通过小旁路电容( 通常为100 pF)去耦至接地层(
23、见图12)。6 5 RFINA RF预分频器的输入。此小信号输入通常从VCO交流耦合。 7 6, 7 AVDD RF部分的正电源。至数字接地层的去耦电容应尽可能靠近此引脚。AVDD数值为3 V 10%。AVDD的电压必须与DVDD相同。8 8 REFIN 基准电压输入。这是一个CMOS输入，标称阈值为VDD/2，并具有100 kuni03A9的等效输入电阻(见图11)。此输入可以采用TTL或 CMOS晶振驱动，或者交流耦合。9 9, 10 DGND 数字地。 10 11 SDVDD -uni0394电源。至数字接地层的去耦电容应尽可能靠近此引脚。SDVDD数值为3 V 10%。SDVDD的电压
24、必须与DVDD相同。11 12 CLK 串行时钟输入。此串行时钟用来将串行数据逐个输入寄存器。数据在CLK上升沿锁存到移位寄存器内。此输入为高阻抗CMOS输入。12 13 DATA 串行数据输入。串行数据以MSB优先方式加载，两个LSB用作控制位。此输入为高阻抗CMOS输入。13 14 LE 加载使能，CMOS输入。当LE变为高电平时，存储在移位寄存器内的数据将载入四个锁存器中的一个，锁存器使用控制位选择。14 15 MUXOUT 此多路复用器输出允许从外部访问RF锁定检测、经过缩放的RF或基准频率。 15 16, 17 DVDD 数字部分的正电源。至数字接地层的去耦电容应尽可能靠近此引脚。D
25、VDD数值为3 V 10%。 DVDD的电压必须与AVDD相同。16 18 VP 电荷泵电源。此引脚应大于或等于VDD。在VDD为 3 V的系统中，可设置为5.5 V并用于驱动调谐范围最高为5.5 V的 VCO。 21 EP 裸露焊盘。裸露焊盘必须连接到GND。 ADF4153Rev. F | Page 8 of 24 典型性能参数环路带宽 = 20 kHz，基准频率 = 250 MHz， VCO = Sirenza 1750T VCO，评估板 = EV-ADF4153SD1Z，采用Agilent E5500相位噪声系统进行测量。 PHASE NOISE (dBc/Hz)30608014013
26、01201101501601709010070504020kHz LOOP BW, LOWEST NOISE MODERF = 1.7202MHz, PFD = 25MHz, N = 68,FRAC = 101, MOD = 125, ICP= 625A, DSBINTEGRATED PHASE ERROR = 0.23 RMSSIRENZA 1750T VCO1k 10k 1M 10M 100M100k03685-004FREQUENCY (Hz)图 5. 单边带相位噪声曲线( 最低噪声模式) PHASE NOISE (dBc/Hz)30608014013012011015016017090
27、1007050401k 10k 1M 10M 100M100k03685-005FREQUENCY (Hz)20kHz LOOP BW, LOW NOISE AND SPUR MODERF = 1.7202MHz, PFD = 25MHz, N = 68,FRAC = 101, MOD = 125, ICP= 625A, DSBINTEGRATED PHASE ERROR = 0.33 RMSSIRENZA 1750T VCO图 6. 单边带相位噪声曲线( 低噪声和杂散模式) PHASE NOISE (dBc/Hz)306080140130120110150160170901007050401
28、k 10k 1M 10M 100M100k03685-006FREQUENCY (Hz)20kHz LOOP BW, LOW SPUR MODERF = 1.7202MHz, PFD = 25MHz, N = 68,FRAC = 101, MOD = 125, ICP= 625A, DSBINTEGRATED PHASE ERROR = 0.36 RMSSIRENZA 1750T VCO图 7. 单边带相位噪声曲线( 低杂散模式) FREQUENCY (GHz)AMPLITUDE (dBm)5051020152530350 0.5 1.0 1.5 4.03.53.02.52.0 4.5P =
29、4/5P = 8/903685-011图 8. RF输入灵敏度 VCP(V)606ICP(mA)42245311350 1 2 3 4 503685-012图 9. 电荷泵输出特性 TEMPERATURE (C)909410460 10040PHASE NOISE (dBc/Hz)20 0 20 40 609698921021008003685-014图 10. 相位噪声与温度的关系 ADF4153Rev. F | Page 9 of 24 03685-027BUFFERTO R COUNTERREFIN100kNCSW2SW3NONCSW1POWER-DOWNCONTROL图 11. 参考输
30、入级 BIASGENERATOR1.6VAGNDAVDD2k 2kRFINBRFINA03685-015图 12. RF输入级 THIRD-ORDERFRACTIONALINTERPOLATORFRACVALUEMODREGINTREGRF N DIVIDER N = INT + FRAC/MODFROM RFINPUT STAGETO PFDN-COUNTER03685-016图 13. RF N分频器 电路描述参考输入部分参考输入级如图11所示。 SW1和 SW2为常闭开关。SW3常开。启动关断程序后，SW3闭合，SW1和 SW2断开，确保关断期间REFIN引脚无负载。RF INT分频器R
31、F INT CMOS计数器可以在PLL反馈计数器中提供一个分频比。分频比可以为31至511。INT、FRAC、MOD与R的关系利用INT、 FRAC和 MOD的值以及R 计数器，可以产生间隔为鉴频鉴相器 (PFD)的分数的输出频率。详情见“RF频率合成器：一个成功范例” 部分。RF VCO频率(RFOUT)公式为：RFOUT = FPFD (INT + (FRAC/MOD) (1)其中： RFOUT是外部电压控制振荡器(VCO)的输出频率。 INT是二进制9位计数器(31至511)的预设分频比。 MOD是预设的小数模数(2至4095)。 FRAC是小数分频的分子(0至MOD 1)。PFD频率计
32、算如下：FPFD = REFIN (1 + D)/R (2)其中： REFIN是参考输入频率。 D是REFIN倍频器位； R是二进制4位可编程参考计数器的预设分频比(1至15)。RFR计数器利用4 位 RF R计数器，可以细分输入参考频率(REFIN)以产生PFD的参考时钟。分频比可以为1至15。RF输入级RF输入级如图12所示。紧跟其后的是2 级限幅放大器，用以产生预分频器需要的电流模式逻辑(CML)时钟电平。ADF4153Rev. F | Page 10 of 24 U3CLR2Q2D2U2DOWNUPHIHICPIN+INCHARGEPUMPDELAYCLR1Q1D1U103685-01
33、7图 14. PFD简化原理图 DIGITAL LOCK DETECTR COUNTER DIVIDERLOGIC LOWDGNDCONTROLMUX MUXOUTDVDDTHREE-STATE OUTPUTN COUNTER DIVIDERANALOG LOCK DETECTLOGIC HIGH03685-018s 图 15. MUXOUT原理图 表 5. C2和 C1真值表 控制位 C2 C1 寄存器 0 0 N分频器寄存器 0 1 R分频器寄存器 1 0 控制寄存器 1 1 噪声和杂散寄存器 ADF4153输入移位寄存器ADF4153数字部分包括一个4位RF R计数器、一个9位RF N计
34、数器、一个12位 FRAC计数器和一个12位模数计数器。数据在CLK的每个上升沿时逐个输入24位移位寄存器。数据输入方式是MSB优先。在LE上升沿时，数据从移位寄存器传输至四个锁存器之一。目标锁存器由移位寄存器中的两个控制位(C2和 C1)的状态决定。这些控制位是2 个 LSB：DB1和 DB0，如图2 所示。这些位的真值表见表5 。表6 总结说明了这些寄存器如何编程。编程模式表5至表10显示如何设置ADF4153的编程模式。ADF4153可编程模数为双缓冲。这意味着器件使用新值之前必须发生两个事件。首先，通过写入R 分频器寄存器，将新模数值锁存至器件中。其次，必须对N 分频器寄存器执行一次新
35、的写操作。因此，为确保正确载入模数值，更新模数值时必须写入N分频器寄存器。MUXOUT和LOCK检测ADF4153的输出多路复用器允许用户访问芯片的各种内部点。 MUXOUT状态由M3、 M2和 M1控制( 见表8)。图 15以框图形式显示了MUXOUT部分。鉴频鉴相器(PFD)和电荷泵PFD接受R 计数器和N 计数器的输入，产生与二者的相位和频率差成正比的输出。图14是该鉴频鉴相器的原理示意图。PFD内置一个固定延迟元件，用来设置反冲防回差脉冲宽度，其典型值为3 ns。此脉冲可确保PFD传递函数中无死区，从而提供一致的参考杂散水平。Rev. F | Page 11 of 24 表 6. 寄存
36、器小结 噪声和杂散寄存器(R3)DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB1 DB0C2 (1) C1 (1)T1000T5T6T7T8噪声和杂散模式DB20噪声和杂 散模式保留N分频器寄存器(R0)DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0C2 (0) C1 (0)F1F2F3F4F5F6F7F8F9F10F11F12N1N3N4N5N6控制位控制位控制位控制位12位小数值(FRAC)DB23 DB22 DB21N7N8
37、N99位整数值(INT)N2快速锁定FL1R分频器寄存器(R1)DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0C2 (0) C1 (1)M1M2M3M4M5M6M7M8M9M10M11M12R1R3R412位插值器模数值(MOD)4位 R计数器R2MUXOUT0DB20 DB19P1M1DB23 DB22 DB21M2M3P3负载控制保留保留预分频器控制寄存器(R2)参考倍频器DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4
38、DB3 DB2 DB1 DB0C2 (1) C1 (0)U1U2U3U4U5CP0CP1CP2U6S1S2S3S4CP电流设置PD极性再同步LDP关断CP三态计数器复位DB15CP3CP/203685-019ADF4153Rev. F | Page 12 of 24 表 7. N分频器寄存器映射(R0) F12 F11 F10 F3 F2 F1 小数值(FRAC)0 00 00 00 0. . . .1 1 40921 1 40931 1 409410000.11110000.11110011.00110101.0123.0101 1 4095N9 N8 N7 N6 N5 N4 N3 N2 N
39、1 整数值(INT)0 0 0 1 1 310 0 1 0 0 320 0 1 0 1 330 0 1 0 0 34. . . . . . . . . . . . . . . .1 1 1 1 1 5091 1 1 1 0 51010000.111 1 11000.1111000.111 11001.011 1 511FL1快速锁定0 正常工作1 快速锁定使能DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0C2 (0) C1 (0)F1F2F3F4F5F6
40、F7F8F9F10F11F12N1N3N4N5N6控制位12位小数值(FRAC)DB23 DB22 DB21N7N8N99位整数值(INT)N2快速锁定FL103685-020ADF4153Rev. F | Page 13 of 24 表 8. R分频器寄存器映射(R1) M12 插值器模数值(MOD)M11 M10 M3 M2 M10 0 0 1 0 20 0 0 1 1 30 0 1 0 0 4. . . . . . . . . . . . . . . .1 1 1 0 0 40921 1 1 0 1 40931 1 1 1 0 40941000.1111 1 1 1 1 4095RF R
41、计数器分频比R4 R3 R2 R10000.1 121 131 1410001.11110110.00111010.1234.0101 15P1预分频器0 4/51 8/9DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0C2 (0) C1 (1)M1M2M3M4M5M6M7M8M9M10M11M12R1R3R4控制位12位插值器模数值(MOD)4位 R计数器R2MUXOUT0DB20 DB19P1M1DB23 DB22 DB21M2M3P3负载控制保留预分频器P3 负载控制0
42、 正常工作 1 负载再同步M3 M2 M1 MUXOUT0 三态输出数字锁定检测模拟锁定检测00 N分频器输出逻辑高电平逻辑低电平01 R分频器输出11 快速锁定开关1001100110101010103685-021ADF4153Rev. F | Page 14 of 24 表 9. 控制寄存器映射(R2) U3 关断0 正常工作1 关断U4 LDP0124个 PFD周期40个 PFD周期ICP(mA)CP3 CP2 CP1 CP0 2.7k 5.1k 10k0 1.18 0.63 0.320 2.46 1.25 0.640 3.54 1.88 0.960 4.72 2.50 1.280 5
43、.9 3.13 1.590 7.08 3.75 1.920 8.26 4.38 2.230 9.45 5.00 2.551 0.59 0.31 0.161 1.23 0.63 0.321 1.77 0.94 0.481 2.36 1.25 0.641 2.95 1.57 0.81 3.54 1.88 0.961 4.13 2.19 1.121000011110000111100110011001100110101010101010101 4.73 2.50 1.28U5 PD极性0 负1 正U2 CP三态0 禁用1 三态U1 计数器复位0 禁用使能1参考倍频器U60 禁用 1 使能参考倍频器D
44、B14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0C2 (1) C1 (0)U1U2U3U4U5CP0CP1CP2U6S1S2S3S4控制位CP电流设置PD极性再同步LDP关断CP三态计数器复位DB15CP3CP/2S4 S3 S2 S1 再同步0 1 10 0 20 1 3. . . . . . .1 1 131 0 141000.111011.011 1 1503685-022ADF4153Rev. F | Page 15 of 24 表 10. 噪声和杂散寄存器(R3) 低杂散模式00000低噪声和杂散模式111
45、00最低噪声模式11111DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB1 DB0C2 (1) C1 (1)T1000T5T6T7T8控制位噪声和杂散模式DB20噪声和杂 散模式保留保留保留DB10, DB5, DB4, DB3噪声和杂散设置DB9, DB8, DB7, DB6, DB2保留0这些位必须设为0 才能正常工作。03685-023ADF4153Rev. F | Page 16 of 24 N分频器寄存器R0编程片内N分频器寄存器时，应将R01, 0设为0, 0。表7显示对此寄存器进行编程的输入数据格式。9位INT值这 9位控制所加载的INT 值，用于确定决定
46、整体反馈分频系数。用于公式1(参见“INT、 FRAC、 MOD与 R的关系”部分) 。12位FRAC值这 12位控制载入小数插值器的 FRAC值。它是决定整体反馈分频系数的一部分因素，同样用于公式1 中。RAC值必须小于等于载入MOD寄存器的值。快速锁定设为逻辑高电平时，使能快速锁定。该设置可将电荷泵电流设为其最大值。当设置为逻辑低电平时，电荷泵电流等于功能寄存器中的编程值。另外，如果MUXOUT 编程为设置快速锁定开关，则当快速锁定位为1 时，MUXOUT短路至地；而当该位为0时，MUXOUT处于高阻抗。R分频器寄存器R1编程片内R分频器寄存器时，应将R11, 0设为0, 1。表8显示对此
47、寄存器进行编程的输入数据格式。负载控制设为逻辑高电平时，模数中的编程值不载入模数，而是设置 -uni0394的再同步延迟。这样可以确保频率发生改变时相位执行再同步。详情参见“相位再同步”部分和成功范例。MUXOUT片内多路复用器由ADF4153上的 DB22、 DB21和 DB20控制。有关真值表，请参见表8。数字锁定检测如果有24个连续PFD周期，且输入误差不足15 ns，那么数字锁定检测输出变为高电平( 若 LDP为 0，则更详细的LDP位说明请参见“ 控制寄存器R2”部分) 。它将保持高电平，直到编程设置新通道，或者直到一个或几个周期内的PFD输入误差超过30 ns。如果环路带宽相比PF
48、D频率较窄，则PFD输入误差可能在一次周跳的24个周期内跌至15 ns以下。因此，数字锁定检测可能在短期内错误地变为高电平，直到误差再次超过30 ns。这种情况下，数字锁定检测只能可靠地用作一个失锁检测器。预分频器(P/P + 1)双模预分频器(P/P + 1)与INT、FRAC和MOD计数器一起，决定从RFIN到PFD输入的整体分频比。预分频器工作在CML电平，从RF输入级获得时钟，并针对计数器进行分频。它基于同步4/5内核。当设置为4/5时，容许的最大RF频率为2 GHz。因此，当ADF4153的工作频率超过2 GHz时，必须将它设置为8/9。预分频器限制INT的值。P = 4/5时，NMIN= 31。P = 8/9时，NMIN= 91。4位R计数器利用4 位 R计数器，可以细分输入基准频率(REFIN)以产生鉴频鉴相器(PFD)的基准时钟。分频比可以为1至15。12位插值器MOD值这些可编程位设置小数模数，即PFD 频率与 RF输出端通道步进分辨率的比值。更多信息，请参考“RF频率合成器：一个成功范例”部分。ADF4153可编程模数为双缓冲。这意味着器件使用新值之前必须发生两个事件。首先，通过写入R 分频器寄存器，将新模数值锁存至器件中。其次，必须对N 分频器寄存器执行一次新的写操作。因此，无论何时，只要更新模数值，就必须写入N 分频器寄存器，以确保正确载入模数值。控制
