1、1,第九章 工艺集成,微固学院 张金平 ,工艺集成前面章节分别介绍了氧化、淀积(CVD)、蒸发与溅射、光刻、刻蚀、扩散、离子注入、以及化学机械抛光，这些都是单项工艺，这些单项工艺的组合称为工艺集成。 不同的单项工艺集成或单项工艺组合形成了各种集成电路制造技术。,9.1 引 言,2,3,CMOS工艺流程中的主要制造步骤,9.1 引 言,4,CMOS反相器的电路图见书本P53，图3.21。,S,G,Input,D,+ VDD,D,S,G,Output,pMOSFET,nMOSFET,- VSS,9.1 引 言,5,Silicon Substrate P+,Silicon Epi Layer P-,
2、P- Well,N- Well,N+ Source,N+ Drain,P+ Source,P+ Drain,BPSG,W Contact Plug,Metal 1,IMD1,W Via Plug,Metal 2,Passivation,Bond Pad,Poly Gate,Gate Oxide,Spacer,9.1 引 言,6,9.1 引 言,7,9.1 引 言,设计,芯片,集成的晶体管数量近20亿,工艺,8,本章主要内容：,CMOS工艺流程 CMOS制作步骤,本章知识要点：,掌握典型CMOS集成电路制造工艺流程； 了解先进CMOS制造工艺14个步骤的主要目的； 知道6种主要制作工艺。,9.1
3、 引 言,9,9.2 硅片制造厂的分区,集成电路制造：针对硅片有缘层（通常硅片顶层几微米内）的化学或者物理操作。,硅片制造,成 膜,光 刻,芯片功能越复杂，金属和绝缘层数越多。但主要在不同工艺步骤中循环。,刻 蚀,掺 杂,平坦化,10,亚微米CMOS IC 制造厂典型的硅片流程模型,测试/拣选,注入,扩散,刻蚀,抛光,光刻,完成的硅片,无图形的硅片,硅片起始,薄膜,硅片制造前端,9.2 硅片制造厂的分区,11,扩散区：进行高温工艺和薄膜淀积的区域。高温工艺包括：氧化、扩散、淀积、退火以及合金。,高温炉系统示意图,9.2 硅片制造厂的分区,12,光刻：将电路图形转移到覆盖于硅片表面的光刻胶上。,
4、9.2 硅片制造厂的分区,13,刻蚀：在硅片上无光刻胶保护的地方留下永久的图形，即将电路图形转移到硅片表面。,等离子刻蚀系统示意图,9.2 硅片制造厂的分区,14,离子注入：是亚微米工艺中最常见的掺杂方法。,离子注入系统示意图,9.2 硅片制造厂的分区,15,薄膜生长：包括介质层和金属层的生长。,PECVD系统示意图,9.2 硅片制造厂的分区,16,薄膜生长区,成膜温度低于扩散区成膜温度。包括化学气相淀积(CVD)和金属溅射(物理气相淀积，PVD)所有薄膜设备均在真空环境下工作。其他设备可能有SOG (Spin-On-Glass)系统、快速退火装置(RTP)和湿法清洗设备。,9.2 硅片制造厂
5、的分区,17,抛光：实现硅片表面平坦化。 通过使硅片凸出的部分减薄到凹陷部分的厚度。Chemical Mechanical Planarization（CMP，化学机械平坦化）。,抛光区,9.2 硅片制造厂的分区,7大工艺步骤：1. 双阱工艺2. LOCOS隔离工艺3. 多晶硅栅结构工艺4. 源/漏（S/D）注入工艺5. 金属互连的形成6. 制作压点及合金7. 参数测试,9.3 早期基本的3.0m CMOS集成电路工艺技术,18, 工艺流程： 1. 双阱工艺 备片初氧氧化光刻N阱区N阱磷注入刻蚀初氧层光 刻P阱区P阱硼注入阱推进 2. LOCOS隔离工艺 垫氧氧化氮化硅沉积光刻有源区光刻NMO
6、S管场区N MOS管场区硼注入场区选择氧化 3. 多晶硅栅结构工艺 去除氮化硅栅氧化多晶硅沉积多晶掺磷光刻多晶硅,9.3 早期基本的3.0m CMOS集成电路工艺技术,19,4. 源/漏（S/D）注入工艺 光刻NMOS管源漏区NMOS管源漏区磷注入 光刻PMOS管源漏区PMOS管源漏硼注入 5. 金属互连的形成 BPSG沉积回流/增密光刻接触孔溅射Si-Al-Cu合金光刻金属互连 6. 制作压点及合金 钝化光刻压焊窗口 7. 参数测试,9.3 早期基本的3.0m CMOS集成电路工艺技术,20,备片：P型硅单晶、单面抛光片、晶向100、电阻率20.cm、100mm、片厚525m 初氧氧化：工艺
7、目的：制作阱注入的缓冲层工艺方法：干氧氧化工艺要求：厚度100nm左右,9.3.1 双阱工艺,21,光刻 N阱区工艺目的：定义PMOS管的N阱区域工艺方法：光刻7步骤（HMDS气相成底膜、涂胶、 软烘、对准曝光、显影、坚膜、检查）工艺要求：边缘整齐、无针孔、无小岛 N阱磷注入注入能量：120KEV ；注入剂量：2.0E13,9.3.1 双阱工艺,22,刻蚀初氧层：湿法腐蚀、湿法去胶 光刻P阱区：同N阱光刻 P阱区硼注入：能量：100KEV ；剂量：3.0E13,9.3.1 双阱工艺,23,阱推进工艺目的：形成符合要求的阱杂质浓度分布工艺方法：高温（N2O2）气氛工艺要求：N阱R 1000/左右
8、P阱R 2500/左右Xj 4.0m左右,9.3.1 双阱工艺,24,阱的作用： 使PMOS和NMOS管的阈值电压满足要求； 减小寄生的闩锁效应； PMOS管做在N阱里，NMOS管做在P阱里，用N阱-衬底PN结的反偏实现PMOS管和NMOS管之间的电气隔离。,9.3.1 双阱工艺,25,N阱光刻版图及N阱剖面图,9.3.1 双阱工艺,26,P阱光刻版图及P阱剖面图,9.3.1 双阱工艺,27,垫氧氧化工艺目的：减小氮化硅与硅之间的应力。 工艺方法：去除硅片上的所有氧化层、清洗、干氧氧化。工艺要求：厚度tox 50nm左右 氮化硅沉积：工艺目的：做后续选择氧化的掩蔽层。工艺方法：LPCVD。工艺
9、要求：厚度170nm左右。,9.3.2 LOCOS隔离工艺,28,光刻有源区工艺目的：定义NMOS管和PMOS管的有源区工艺方法：光刻7步骤、干法RIE刻蚀氮化硅、湿法去胶。工艺要求：同N阱光刻,9.3.2 LOCOS隔离工艺,29,有源区光刻版图及器件剖面图,9.3.2 LOCOS隔离工艺,30,光刻N管场区（用P阱版）工艺目的：定义NMOS管场区，并为场区注入提供光刻胶阻挡层。工艺方法：光刻7步骤、不刻蚀、不去胶。工艺要求：同N阱光刻,9.3.2 LOCOS隔离工艺,31,NMOS管场区光刻版图及剖面图,9.3.2 LOCOS隔离工艺,32,NMOS管场区硼注入：能量40KEV，剂量5E1
10、3工艺目的：场区注入适当浓度的硼以提高NMOS管场开启电压，增强NMOS管之间的场隔离能力。注意：氮化硅阻挡硼注入防止有源区被掺杂。,9.3.2 LOCOS隔离工艺,33,场区选择氧化（局域氧化LOCOS）工艺目的：提高NMOS管和PMOS管的场开启电压以在N管与N管之间和P管与P管之间实现良好的电气隔离。工艺方法：去胶、清洗，（干 湿干）高温氧化工艺要求：场氧厚度800nm左右,9.3.2 LOCOS隔离工艺,34,实际的LOCOS剖面图,9.3.2 LOCOS隔离工艺,35,LOCOS隔离原理：通过NMOS场区的硼注入及场区选择氧化，增加场区的表面掺杂浓度及场区氧化层厚度，从而提高寄生NM
11、OS管的阈值电压，使该阈值电压大于Vcc，实现了NMOS管之间的隔离。,寄生NMOS剖面图,9.3.2 LOCOS隔离工艺,36,去除氮化硅工艺方法：去除氮化硅上的氧化层180的热磷酸去氮化硅去除垫氧层,9.3.3 多晶硅栅结构工艺,37,栅氧化工艺目的：形成MOS器件的栅电介质层。栅氧化是硅片制造中的关键工艺！工艺方法：干氧掺氯氧化工艺要求：厚度50nm、可动和固定电荷密度均小 多晶硅沉积：工艺目的：做MOS管的栅电极材料工艺方法： LPCVD ；工艺要求：厚度： 400nm,9.3.3 多晶硅栅结构工艺,38,多晶掺磷工艺目的：进行掺杂以形成导电的多晶硅栅电极工艺方法： POCl3源磷扩散
12、工艺要求：掺磷后多晶R 30 / 光刻多晶硅工艺目的：定义栅电极图形，产生特征尺寸。该工艺是硅片制造中的关键工艺！,9.3.3 多晶硅栅结构工艺,39,工艺方法：光刻7步骤，用Cl基气体干法RIE刻蚀、湿法去胶工艺要求：特征尺寸CD检查：小于设计值的10多晶硅栅侧壁陡直,9.3.3 多晶硅栅结构工艺,40,多晶硅光刻版图及剖面图,9.3.3 多晶硅栅结构工艺,41,光刻NMOS管源漏区工艺目的：定义NMOS管的源漏注入区及PMOS管的衬底接触区并为NMOS管源漏注入提供光刻胶阻挡层工艺方法：光刻7步骤、不刻蚀、不去胶。 NMOS管源漏区磷注入：能量100KEV， 剂量2E15,9.3.4 源/
13、漏（S/D）注入工艺,42,NMOS管源漏注入区光刻版图及剖面图,9.3.4 源/漏（S/D）注入工艺,43,光刻PMOS管源漏注入区工艺目的：定义PMOS管的源漏注入区及NMOS管的衬底接触区，并为PMOS管源漏注入提供光刻胶阻挡层。工艺方法：同NMOS管源漏光刻。 PMOS管源漏区硼注入：能量60KEV， 剂量：1E15,9.3.4 源/漏（S/D）注入工艺,44,PMOS管源漏注入区光刻版图及器件剖面图,9.3.4 源/漏（S/D）注入工艺,45,BPSG沉积工艺目的：生长BPSG作为层间介质ILD以隔离器件有源区与金属互连，并钝化器件表面。工艺方法：LPCVD 硼磷硅玻璃BPSG,9.
14、3.5 金属互连的形成,46,回流/增密作用：源漏注入杂质的电激活减少注入损伤 BPSG致密化 对BPSG起回流作用，使多晶硅台阶处的BPSG形成较缓的过渡区工艺方法：950 30分氮气,9.3.5 金属互连的形成,47,光刻接触孔工艺目的：形成连接器件有源区和金属布线之间的通道孔。工艺方法：干法RIE刻蚀、湿法去胶,9.3.5 金属互连的形成,48,接触孔光刻版图及器件剖面图,9.3.5 金属互连的形成,49,溅射Si-Al-Cu工艺目的：制作电路元器件的金属电极工艺方法：溅射材料Si（1）AlCu（0.5），磁控溅射，合金： 420 30分（N2H2）工艺要求：厚度1.2m,9.3.5 金
15、属互连的形成,50,光刻金属电极工艺目的：形成电路的金属互连线工艺方法：光刻7步，Cl基气体RIE刻蚀，干法氧等离子体去胶,9.3.5 金属互连的形成,51,金属电极光刻版图及剖面图,9.3.5 金属互连的形成,52,钝化工艺目的：保护电路器件表面钝化层的作用：防止金属线划伤、表 面吸潮、表面沾污。工艺方法：PECVD生长氧化硅和氮化硅介质层。 工艺要求：tox300nm左右、tSiN700nm左右。,9.3.6 制作压点及合金,53,光刻压焊窗口工艺目的：开出金属电极窗口以便压焊键合 工艺方法：光刻7步，干法刻蚀，干法去胶,9.3.6 制作压点及合金,54,光刻压焊窗口（干法刻蚀）,9.3.
16、6 制作压点及合金,55,光刻压焊窗口（干法去胶）,9.3.6 制作压点及合金,56,CMOS器件结构剖面图及电路图,CMOS反相器电路图,CMOS器件结构剖面图,9.3.7 参数测试,57,58,9.4 现代先进的0.18m CMOS制作步骤,1. 双阱工艺 2. 浅槽隔离工艺 (STI) 3. 多晶硅栅结构工艺 4. 轻掺杂(LDD)注入工艺 5. 侧墙工艺 6. 源漏(S/D)注入工艺 7. 接触孔的形成 8. 局部互联工艺 9. 通孔1和金属塞1的形成 10. 金属1互联的形成 11. 通孔2和金属塞2的形成 12. 金属2互联的形成 13. 金属3、压点及合金 14. 参数测试,59
17、,9.4.1 双阱工艺,双阱工艺（Twin-well Implants）,双阱工艺用以定义nMOS和pMOS的有源区(Active region)。采用倒掺杂技术形成双阱，阱注入决定了阈值电压，同时避免了CMOS电路中的闩锁效应。 倒掺杂技术：高能量、大剂量注入，注入深度约1m，随后的注入均在相同区域进行，只是注入的能量、剂量和形成结深大幅度减小。,60,n-well Formation, 外延层掺杂浓度低、缺陷少； 氧化层保护表面免污染、免注入损伤、控制注入深度； 光刻，CD检查，不合格可以返工，唯光刻可轻易返工； 注入时胶作为掩膜，每次注入后去胶； 退火作用：扩散，激活杂质，修复损伤。,9
18、.4.1 双阱工艺,61,p-well Formation, 光刻，与n阱光刻版反向； 注入时胶作为掩膜，每次注入后去胶； 退火作用：推进，激活杂质，修复损伤。,9.4.1 双阱工艺,倒掺杂阱技术： 连续三次离子注入 第一次高能量（200KEV）、深结（1.0m）倒掺杂注入，以减小CMOS器件的闭锁效应 第二次中能量注入，以保证源漏击穿电压 第三次小剂量注入，以调整阈值电压,9.4.1 双阱工艺,63,浅槽隔离（STI）,浅槽隔离工艺是硅片上制作的晶体管有源区之间进行隔离的一种工艺（0.25 m工艺常用）。局部氧化工艺(LOCOS)： LOCOS技术隔离存在鸟头和鸟嘴，影响平整度，且不能精确控
19、制横向尺寸，这在亚微米工艺中不能容忍，所以亚微米工艺中采用STI。,LOCOS隔离,9.4.2 浅槽隔离工艺,64, 隔离氧化层：保护有源区在后续去除氮化物的过程中免受化学污染； 氮化物淀积：Si3N4膜为坚固的掩膜，保护有源区；在CMP中作阻挡层； 光刻； 深沟刻蚀：采用干法刻蚀，保证深宽比。沟槽倾斜的侧壁和圆滑的底部提高了填充氧化物的质量和隔离结构的电学性能。,STI Trench Etch,9.4.2 浅槽隔离工艺,65, 沟槽衬垫氧化硅：热氧化层改善Si/沟槽填充SiO2的界面特性。Si3N4 阻止了氧分子向有源区扩散。 沟槽CVD氧化物填充。,STI Oxide Fill,9.4.2
20、 浅槽隔离工艺,66, 沟槽氧化物抛光：化学机械抛光。Si3N4 膜在CMP中作阻挡层。 氮化物剥离。,STI Formation,9.4.2 浅槽隔离工艺,67,CMP原理,9.4.2 浅槽隔离工艺,68, 栅氧化层：高质量栅氧化层厚度2050； 多晶硅淀积（5000左右）：淀积多晶硅后立即进行多晶硅掺杂； 光刻多晶硅栅；多晶硅栅的光刻要求精度非常高，栅长为CD线宽，之后进行CD检测，DI检测和套准精度检测； 多晶硅栅刻蚀：栅的刻蚀精度要求非常高，各向异性等离子刻蚀机。,9.4.3 多晶硅栅结构工艺,69, n- LDD光刻：nMOS注入区域光刻，与栅的两侧自对准； n- LDD 注入：低能
21、量，浅结；沟道长度的缩短增加了源漏穿通的可能性，将引起不需要的漏电流。,n- LDD (Light Diffusion Drain) Implant,9.4.4 轻掺杂(LDD)注入工艺,70, p- LDD光刻：pMOS注入区域光刻；与栅的两侧自对准 p- LDD 注入：低能量，浅结。 大质量的As、BF2的掺杂剂有利于维持浅结，减少漏电流。,p- LDD Implant,9.4.4 轻掺杂(LDD)注入工艺,71, 二氧化硅淀积：1000 SiO2，用来形成侧墙； 二氧化硅反刻：各向异性的离子溅射刻蚀，无需掩膜版。 侧墙作用：保护栅极，防止更大剂量的注入过于接近栅极，导致源漏穿通。,9.4
22、.5 侧墙工艺,72, 光刻n源/漏注入：定义注入区域； n源/漏注入：源/漏注入结深较LDD注入更深。,n+ Source/Drain Implant,9.4.6 源漏(S/D)注入工艺,73, 光刻p源/漏注入：定义注入区域； p源/漏注入：注入后在快速退火(RTP)装置中退火数十秒。,p+ Source/Drain Implant,9.4.6 源漏(S/D)注入工艺,74, 淀积Ti：溅射（PVD法，物理气相淀积）； 退火：快速退火生成TiSi2(电阻率很低)； 刻蚀：去掉未反应的钛。 Ti能够与Si和之后淀积的导电材料形成良好接触。,9.4.7 接触孔形成工艺,9.4.7 接触孔形成工
23、艺,76,淀积介质；化学机械抛光；刻印；刻蚀；钨淀积；钨抛光,LI Oxide as a Dielectric for Inlaid LI Metal,大马士革 (Damascene),9.4.8 局部互联工艺,77,LI Oxide Dielectric Formation,Diffusion,Etch,Photo,Implant,Polish,3,4,2,1,Thin,Films, 淀积氮化硅：保护有源区，与下一步的掺杂氧化层隔开； 淀积掺杂氧化层： 掺杂氧化层回流，得到较平坦的表面； CMP平坦化表面： 氧化层厚约8000； 光刻，局部互联刻蚀：定义局部互联金属的路径。,9.4.8 局部
24、互联工艺,78,LI Metal Formation, 淀积Ti：钨和SiO2的粘合剂； 淀积TiN：钨的扩散阻挡层； 淀积钨：钨有较好的空洞填隙能力和抛磨性能； 抛磨钨。,9.4.8 局部互联工艺,79,Via1 Formation, 淀积层间介质氧化物：ILD-1(Interlayer dielectric)； 氧化物抛磨：CMP，氧化层厚度8000； ILD-1光刻、刻蚀：通孔形成（关键）。,9.4.9 通孔1和金属塞1的形成,80,Plug1 Formation, 淀积Ti：钨和SiO2的粘合剂； 淀积TiN：钨的扩散阻挡层； 淀积钨：钨有较好的空洞填隙能力和抛磨性能； 抛磨钨。,9.
25、4.9 通孔1和金属塞1的形成,81,9.4.9 通孔1和金属塞1的形成,82, 淀积Ti：钨塞和下一层金属良好键合，层间介质良好键合； 淀积AlCu合金：加入铜抗电迁移；99AL和1的Cu； 淀积TiN：下一次光刻的抗反射层； 金属刻蚀。,9.4.10 金属1互联的形成,83,TiN metal cap,Tungsten plug,Metal 1, Al,SEM Micrographs of First Metal Layer over First Set of Tungsten Vias,9.4.10 金属1互联的形成,84, 间隙填充：采用HDPCVD交替进行淀积和刻蚀，致密填充； 氧化
26、物淀积：ILD-2； 平坦化ILD-2：磨抛表面； ILD-2刻蚀：形成Via-2。,9.4.11 通孔2和金属塞2的形成,85, 淀积Ti：钨和SiO2的粘合剂； 淀积TiN：钨的扩散阻挡层； 淀积钨：钨有较好的空洞填隙能力和抛磨性能； 磨抛钨。,9.4.11 通孔2和金属塞2的形成,86, 淀积、刻蚀金属2：方法同金属1的制作； 填充层间介质间隙：致密填充； 淀积、平坦化：淀积ILD-3，磨抛表面； 刻蚀、淀积、平坦化 ：形成金属2 。,9.4.12 金属2互联的形成,87,Full 0.18m CMOS Cross Section,9.4.13 金属3、压点及合金,88,SEM Micrograph of Cross-section of AMD Microprocessor,9.4.13 金属3、压点及合金,89,Wafer Electrical Test using a Micromanipulator Prober, 第一次测试：在首次金属刻蚀完进行。 此次测试特定器件的特定电学参数； 第二次测试：在芯片制造的最后一步工艺后进行； 硅片通过测试拣选后要进行背部减薄。这使得划片更容易，更利于散热。,9.4.14 参数测试,90,9.4.14 参数测试,9.1.5 两种CMOS技术比较,9.1.5 两种CMOS技术比较,
